Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I-예비,결과 보고서

소개글

Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I
1.목적
Verilog 및 Quartus II를 이용하여 논리회로를 설계하는 방법을 이해하고 이를 이용하여 논리회로를 설계, simulation한다.

3-to-8 line decoder
실험1 예비보고서
① 3-to-8 line decoder의 동작에 대하여 조사하고 다음의 진리표를 완성하시오.
② 위의 진리표를 바탕으로3-to-8 line decoder를 설계하시오.
③ 4:1 MUX의 동작을 조사하고 진리표를 작성하고 4:1 MUX를 설계하시오.
④ Digital 회로를 Verilog을 사용하여 설계하는 방법과 schematic을 이용하여 설계하는 방법을 비교하시오.
⑤ Verilog의 behavioral modeling과 gate-level modeling의 차이점은 무엇인가?

실험1 결과보고서
1) Verilog를 이용한 3-to-8 line decoder 설계
2) Schematic을 이용한 3-to-8 line decoder 설계
3) Schematic을 이용한 4:1 MUX 설계
4) 동작수준(behavioral level) Verilog를 이용한 4:1 MUX 설계

목차

3. 실험 방법
1) Verilog를 이용한 3-to-8 line decoder 설계
강의 자료를 참고하여 다음의 순서에 따라 3-to-8 line decoder를 설계한다.
 Verilog를 이용하여 3-to-8 line decoder를 설계 한다.
 설계된 Verilog file을 Quartus II에서 compile한다.
 모든 경우에 대하여 입력 waveform 파일(확장자는 vwf임)을 작성한다.
 위에서 작성된 waveform file을 입력으로 하여 compile된 Verilog design을 simulation하여 설계를 검증한다.

2) Schematic을 이용한 3-to-8 line decoder 설계
강의 자료를 참고하여 다음의 순서에 따라 3-to-8 line decoder를 schematic으로설계한다.
 Quartus II의 schematic editor를 이용하여 3-to-8 line decoder를 설계 한다.
 설계된 schematic file(확장자가 bdf임)을 Quartus II에서 compile한다.
 1번 실험에서 작성된 waveform file을 이용하여 simulation한다.
 Simulation 결과를 1번 실험과 비교하여 설계를 검증한다.

3) Schematic을 이용한 4:1 MUX 설계
 Quartus II의 schematic editor를 이용하여 4:1 MUX를 설계한다.
 Simulation을 위한 입력 waveform file을 작성한 후 simulation하여 설계된 4:1 MUX의 동작을 검증한다.

4) 동작수준(behavioral level) Verilog를 이용한 4:1 MUX 설계
 Verilog를 사용하여 Behavioral level 4:1 MUX를 설계한다.
 설계된 4:1 MUX를 실험 3의 입력 파형을 이용하여 simulation 한 후 동작을 검증한다.

본문내용

Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I
실험1 예비보고서
① 3-to-8 line decoder의 동작에 대하여 조사하고 다음의 진리표를 완성하시오.
-> Input a, b, c로 000에서 111까지의 이진수를 입력받아서,
입력이 000일 때는 output Y0에 1을 출력하고,
입력이 001일 때는 output Y1에 1을 출력하고,
…
입력이 111일 때는 output Y7에 1을 출력한다.


② 위의 진리표를 바탕으로3-to-8 line decoder를 설계하시오.



③ 4:1 MUX의 동작을 조사하고 진리표를 작성하고 4:1 MUX를 설계하시오.
-> 4:1 MUX는 4개의 입력을 받아서 그중에서 한 개를 선택하여 출력한다. 선택해 주는 Input은 S0, S1이며,
선택 Input이 00일 때 D0로 입력받는 값을 출력하고,
01일 때 D1로 입력받는 값을 출력하고,
10일 때 D2로 입력받는 값을 출력하고,
11일 때 D3로 입력받는 값을 출력한다.

④ Digital 회로를 Verilog을 사용하여 설계하는 방법과 schematic을 이용하여 설계하는 방법을 비교하시오.
-> Verilog를 사용하여 설계하는 방법 : Quartus나 MAX plus같은 Verilog HDL 프로그램을 사용하여 문법적으로 설계한다. 처음에는 module을 정의해야하며 모든 문장이 끝날때는 ;를 붙여야 한다. Verilog HDL로 문법적인 방법을 사용해서 설계가 가능하다.
Schematic을 사용하여 설계하는 방법 : Quartus나 MAX plus같은 프로그램을 사용하여 직접 가상으로 회로도를 그려서 설계를 할 수 있다.

⑤ Verilog의 behavioral modeling과 gate-level modeling의 차이점은 무엇인가?
-> behavioral modeling은 회로도의 구조와 논리식과는 상관없이 알고리즘 측면에서

참고 자료

없음