한양대 Verilog HDL 2

소개글

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목차

Chapter 1. 실험 목적
Chapter 2. 관련 이론
Chapter 3. 실험 결과

본문내용

Chapter 1. 실험 목적
Verilog HDL 1 실험 시간에서 배운 기초적인 Verilog 사용법을 응용하는 시간을 가진다. Half Adder과 Full Adder, sequential circuit인 D Flip-Flop과 SR Flip-Flop을 Verilog 로 표현하는 실험이다.

Chapter 2. 관련 이론
Verilog HDL (Hardware Description Language)인 베릴로그는 IEEE 1364에서 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술 언어이다.
Verilog는 CLK에 따라 동시동작 하므로 동시성을 표현할 수 있고, 컴파일 과정이 우리가 알던 기존의 프로그래밍언어와는 다르지만 기본적인 문법은 C언어와 유사하다.
반가산기를 뜻하는 Half Adder (HA)와 전가산기 Full Adder (FA)는 가산기의 한 종류이다.

참고 자료

없음