(A+/이론/예상결과/고찰) 아주대 논리회로실험 결과보고서6

소개글

"(A+/이론/예상결과/고찰) 아주대 논리회로실험 결과보고서6"에 대한 내용입니다.

목차

1. 실험 목적
2. 실험 과정 및 결과
3. 고찰

본문내용

2) 고찰
- 이번 실험은 래치와 플립플롭에 대해 알아보는 실험이었다. 래치는 비동기식, 플립플롭은 동기식 기억 순차회로이다. Enable을 기준으로 입력을 출력으로 전달하는지, 클럭을 기준으로 입력을 출력으로 전달하는지의 차이가 있다. 따라서 래치에 클럭 회로만 추가하여 플립플롭을 만들 수 있다. 이번 실험에서는 R-S, D, J-K 래치, 플립플롭의 회로를 구성하고 실제로 데이터의 저장이 가능한지 알아보았다. 먼저 R-S 래치는 Enable 역할을 하는 C에 1을 주어 R과 S에 따른 출력을 보았다. 특히 입력이 R=S=C=1일 때 서로 반대의 출력이 나와야하는 Q와 Q'가 같은 출력이 나와 오류가 생기는 것을 확인할 수 있었다. 따라서 이 회로를 실제로 사용하기 위해선 이런 출력이 나오지 않는 입력만 받아들이거나, 이런 출력이 나오지 않도록 보완해야 할 것이다. 뒤에서 실험한 J-K 래치와 플립플롭의 경우가 바로 이런 출력을 보완한 것이라 할 수 있다. 유효하지 않은 출력 대신에 이전 출력의 반대가 현재의 출력으로 반영되게끔 수정하였다. 다음으로 D 래치는 Gate를 이용해서, D 플립플롭은 제작된 IC를 이용해 실험했다. 먼저 Gate를 연결해 만든 D 래치는 C값이 1일 때 D의 값에 따라 Set과 Reset이 잘 됐음을 확인할 수 있었고, C값이 0일 때 이전 값을 잘 유지하고 있는 것도 확인할 수 있었다. D 플립플롭 IC(74HC574)로 회로를 구성한 실험은 Q'비트가 없긴 하지만 Q 한 비트를 통해 클록이 Rising edge일 때 올바르게 Set, Reset, 유지가 된 것을 확인할 수 있었다. 마지막으로 J-K 래치와 플립플롭도 Gate와 IC를 통한 두 가지 실험을 했다.

참고 자료

없음