[부산대학교][전기공학과][어드벤처디자인] 9장 4비트 Binary Adder, 2's Complement 4비트 Adder / Substrator 연산회로(9주차 결과보고서) A+

소개글

부산대학교 전기공학과 어드벤처디자인 A+ 받은 보고서입니다.

목차

1. 실험 목적

2. 실험 방법

3. 실험 결과
1) 그림 9.1의 회로에 다음의 입력을 넣고 출력을 구하시오.
2) 자리 올림 예견법의 장단점을 조사하고 위의 회로와 비교하시오.
3) 다른 종류의 가산기를 조사하여 32비트의 가산기를 구현할 경우에 가장 빠른 속도를 나타내는 가산기를 구하시오.

본문내용

1. 실험 목적
2의 보수에 대한 이해를 바탕으로 Binary 4-Bit 가/감산기를 이해한다. Binary 4-Bit 가/감산기를 구성하고 동작을 파악한다.
2. 실험 방법
1) TTL IC를 이용하여 그림 9.1의 회로를 구성한다. 이 때 사용되는 TTL IC에 Vcc와 Ground가 정확히 연결 되었는지를 확인한다.
2) 그림 9.1 의 회로에 여러가지 입력을 넣어보고 출력 값이 예상대로 나오는 것을 확인한다.

<중 략>

2) 자리 올림 예견법의 장단점을 조사하고 위의 회로와 비교하시오.
-자리 올림 예견법: 각각의 비트의 순차적인 덧셈을 통해 자리올림수를 계산하지 않고 비트들을 계산하기 전에 각 비트의 조합을 통해서 자리올림수를 먼저 결정한 후 비트들을 계산 하는 방법
-장점 : 이 방법은 비트 계산 전에 먼저 자리올림수를 계산해놓기 때문에 각 자리 비트의 덧셈이 동시에 이루어져 리플 자리올림수 가산기와 비교했을 때 현저하게 적은 지연으로 계산 할 수 있다.
-단점 : 자리 올림 예견법은 비트 계산 전에 비트의 조합에 따라 결정 될 자리올림수를 계산하기 위한 추가적인 논리회로가 필요하다.
3) 다른 종류의 가산기를 조사하여 32비트의 가산기를 구현할 경우에 가장 빠른 속도를 나타내는 가산기를 구하시오.
-반가산기(Half adder) : 가장 간단한 형태의 가산기, 캐리 올림이 없는 특수한 경우에만 사용

참고 자료

없음