디지털시스템설계실습 전감산기 결과보고서

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목차

1. 전감산기 연산은 다음과 같다. 이 식은 x에서 y를 빼는 것이며, z는 아랫자리에서 빌림 수가 발생함을 나타낸다. 이때 연산결과는 D이고, 출력에는 윗자리에서 빌림 수가 발생한다는 것을 나타내는 B가 있어야 한다. 전감산기의 진리표를 완성하라.
2. 카르노 맵을 이용해 전감산기의 간소화된 논리식을 구하라.
3. 위의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.
4. 전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.
5. Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.
6. 전감산기에 대해 뺄셈 결과의 논리식을 XOR로 나타내라.
7. 실험 고찰

본문내용

실험 고찰
이번실험은 전감산기를 설계하는 실험이었다. 전감산기는 3비트에 대해 산술 뺄셈을 실행하는 조합논리회로이다. 한 자리 이진수 뺄셈 시, 아랫자리에서 발생하는 빌림수와 감산한 결과와 위에서 빌린 수를 나타내야 한다. 먼저 전감산기를 진리표를 이용하여 입력 값에 따른 출력 값을 구하고 이를 카르노맵으로 간소화 한 Di = x’y’z+x’yz’+xy’z’+xyz, B = x’z+x’y+yz 로 VHDL을 이용하여 설계하였다.

참고 자료

없음