전자공학 실험 latch 결과 보고서

공대자연대남

최초 등록일: 2018.06.07
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3. D latch
표-4 D latch의 진리표

D 래치는 SR의 상태천이를 유도하는 SR 입력이 01 또는 10 만이 존재한다. SR 래치의 입력 SR=11과 SR 래치의 입력 SR=00은 Q와 Q 출력이 같은 상태가 된다. 기본적으로 플립플럽에서 Q와 Q 출력이 상반된 상태가 나와야 한다. 따라서 Q와 Q 출력이 같은 논리는 피해야 한다. D 래치는 입력이 하나이므로 SR 래치의 금지된 상태가 되지 않도록 S와 R이 항상 반대의 로직이 되도록 D 입력의 NOT 게이트를 사용 하면된다

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