논리회로실험 15주차 결과보고서

소개글

논리회로 실험보고서입니다. (참고그림 기재)실험을 통해 나온 결과값들을 보고 직접 경향성을 찾아 이론을 증명하고 분석하였습니다.
2013년도에 작성하여 최신 보고서임을 강조하고, 보드 사진 및 분석, 그리고 파형까지 모두 작성되어 있습니다. 보고서는 매우 알차게 구성 되어있으며 `분석 및 토의`를 각별히 신경써 작성하였습니다. 참고자료로 쓰기에 좋은 레포트로 판단됩니다.

목차

없음

본문내용

✯ 실 험 목 적
- Counter, Decoder, 7-Segment - LED driver 등 그동안 실험에서 배운 블록을 이용하여 회로 블록을 설계하여 본다.
- 기본적인 디지털 로직 블록을 이용하여 복잡한 로직회로를 설계하고 Modelsim과 FPGA 보드를 이용하여 회로를 검증하는 방법을 이해한다.

<중 략>

✯ 각 블록에 대한 설명 및 동작원리
1. clk_block = clock divider
Clock divder는 입력으로 clk, clr, sel이 들어간다. 이 Block의 역할은 출력으로 나오는 i_clk이 clock을 생성한다. FPGA에서 Clock divider 없이 프로그래밍 했을 경우 눈으로 변화를 감지 못할 정도로 빠르게 움직여 마치 모든 7-segment-LED가 모두 켜져 있는 결과가 나오므로 Wave로 파형을 분석하고자 할 때에는 이 블록을 필요로 하지 않지만, 합성을 통해서 FPGA사용 시에는 clock divider가 꼭 필요하다.
십의자리가 표시되는 곳
일의자리가 표시되는 곳
2. 4bit divide by 10 counter(십의 자리)
입력으로 일반적인 clock 신호가 아닌 1번 블록에서 출력으로 나온 i_clk이 들어가고 clr 신호와 tc 신호가 들어가며 출력으로 up_cnt_hex1이 나온다. 입력 tc신호는 일의자리 counter에서 0부터 9까지 counter가 진행 되고 encounter block을 통해 나오는 출력으로서 자리올림수 역할을 한다. tc 신호가 들어올 때 마다 counter의 숫자가 증가하므로 up_cnt_hex1은 0부터 9까지의 값이 출력되며, 이렇게 출력된 값은 십의자리 7 segment led driver block의 입력으로 숫자를 표현하는 블록이다.

참고 자료

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