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SCOPE
Fornt End Process Roadmap은 scaled MOSFETs, DRAM storage capacitor, Flash와 ferroelectirc 소자와 관련된 미래 공정에 요구되는 것과 잠정적 해결책에 초점을 맞추고 있다. 이 FEP장의 목적은 위의 소자들과 관련된 재료와 핵심 front end 웨이퍼 제조공정기술을 위한 잠정적 해결책과 광범위한 미래의 요구사랑들을 정의하기 위한 장이다. 그러므로 이 로드맵은 도구와 재료, 뿐만 아니라 초기 실리콘 웨이퍼 기판의 단위, 집적공정과 접촉silicidation 공정을 통한 확장을 내포한다. 특별한 기술 범위는 초기재료, 표면 준비, 열적/박막, 도핑, MOSFET을 위한 front end 플라즈마 에칭뿐만 아니라 DRAM의 stack, trench 캐패시터를 위한 재료 및 공정, flash메모리의 게이트 구조, 상변화 메모리, FeRAM저장 소자들을 포함한다.

<중 략>

결국, 외부로 붕소 확산이 일어 날때 관련된 이중도핑괸 폴리 실리콘 gate 재료의 상태변화가 단계적으로 요구된다.
금속 게이트를 포함한 중간 및 장기 솔루션은 훨씬 더 복잡하고 적극적으로 연구 되고 있다.
한 가지 예를 들면, 최적의 게이트 전극의 일 함수는 서로 다른 구조, 재료사에 따라 다르다.
대량 NMOS 및 PMOS 장치, 밴드 가장자리의 일 함수는 구동 전류와 shortchannel 사이 최적의 균형을 제공해야 효과적으로 제어 할 수 있다. 아직 SOI 및 멀티 게이트 장치는 dual 일 함수 게이트에 최적화되어 있다.
페르미 레벨은 수 백 meV의 정도이다. 저비용 저전력에 어플리케이션은 소비자들에게 이점이 있다. 따라서 조정 작업 기능 시스템을 높일 수 있다.
완전 또는 완전한-실리사이드 (FUSI, TOSI) 게이트 전극은 많은 전류 주목을 받고 있다.
이러한 시스템에서 기능 조정의 범위를 정의한다. 시트 저항에서 고려 사항은 궁극적으로
인터페이스 계층이 원하는 게이트 기능을 달성하는 데 고려된다.
두 번째 층은 전체 게이트 시트 저항을 낮추기 위해 사용된다.
전자와 홀 이동도는 다른 방법으로 스트레스가 증가하기 때문에 NMOS 및 PMOS 장치에서 스트레스는 다른 방법으로 향상된다.

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