VHDL을 이용한 ALU 설계

*영*

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최초 등록일: 2010.10.14
최종 저작일: 2010.10; 9페이지/ 한컴오피스; 가격 2,000원

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VHDL을 이용하여 ALU을 설계한 레포트입니다.
모델심을 이용하여 시뮬레이션을 실시하였고, Synplify를 이용하여 합성을 하였습니다.

본문내용

- 이번 과제는 VHDL을 이용하여 ALU(Arithmetic logic unit)을 설계해보고, 합성 툴을 이용한 합성을 통하여 설계된 ALU가 정상적으로 동작하는지 여부를 확인해보는 것 이였습니다. 전반적인 Code에 조건문으로 IF문을 많이 사용하였고, 각 블록 단위로 코딩을 실시하여 디버깅이 쉽게 하였습니다.
이번 과제를 통하여 VHDL에 익숙해 질 수 있었고, 시뮬레이션 툴이나 합성 툴의 사용법을 다시 한번 숙지 할 수 있는 좋은 기회가 되었습니다. 그리고 ALU에 대한 개념과 원리에 대해서 이해 할 수 있는 시간이 되었습니다.

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