VHDL을 이용한 ALU설계(소스코드포함)

소개글

VHDL을 이용한 ALU설계입니다.
소스코드와 테스트벤치소스코드, 시뮬레이션 파형 포함입니다.
각 모듈의 동작원리와 동작설명을 포함하고
소스코드는 주석으로 설명을 추가하였습니다

목차

1.Theory
2.Design process
3.Structure
4.Source code
5.Test bench
6.Result

본문내용

◎◎Theory
- ALU(Arithmetic and Logical Unit) -
중앙처리장치 가운데 연산을 수행하는 부분을 ALU라고 한다. ALU(Arithmetic and Logical Unit)는 산술 연산과 논리 연산을 처리할 수 있는 기능을 갖췄다.

◎Design process
첫 번째 Project인 ALU설계의 과정은 다음과 같다. 우선 이번 Project에서 ALU내부에는 Adder, Substractor, Multiplier, xor, and, or 이렇게 6개의 연산이 포함된다. 위의 이론에서 말했듯이 ALU는 중앙처리 장치 가운데 연산을 수행하는 부분이다. 이번 Project에서는 총 6개의 연산이 필요하다.


Adder와 Substractor, Multiplier는 이미 앞선 과제에서 한번 씩 설계를 해보았기 때문에 어려움이 없었고, 그 외에 논리 연산인 and, or, xor은 simulation program인 Modelsim내부에 명령어로 정의되어 있어 큰 어려움이 없었다.
이번설계에 관하여 설명을 한다면 우선 Adder와 Substractor, Multiplier를 먼저 설계해야 된다.

① Adder

처음으로 Adder에 관해 설계를 해보았다. Adder의 기본적인 연산은 다음 그림과 같다.

figure2. Adder
adder는 input에 A, B 두 개가 들어가면 연산 후 하나의 출력을 뽑아낸다. 큰 어려움은 없지만 한 가지 주의해야 될 점이 있다면, 예를 들어 입력에 총 8bit의 입력이 들어간다면 출력은 9bit의 출력이 나올 수도 있다는 점이다. 그 점을 생각하여 처음에 8bit의 입력을 9bit로 확장한다면 앞서 말한 문제점을 해결할 수 있다.

② Substractor

두 번째로 Substractor를 설계한다. Substractor의 기본적인 연산은 다음 그림과 같다.

참고 자료

없음