MY CAD TOOL을 이용한 4BIT FULL ADDER 설계

소개글

4 BIT FULL ADDER 설계

목차

Ⅰ. 서 론
Ⅱ. 반도체의 이해
1. MOSFET의 일반적 이해
2. MOSFET의 동작 특성
3. CMOS공정
4. MOSFET의 second-order Effects (MOS의 동작에 관련된 Nonideal한 요소)
(1) Body Effect
(2) Channel-Length Modulation
(3) Subthreshold Current
5. MOS의 Layout
Ⅲ. CMOS의 설계
1. MYCAD TOOL의 이해
2. CMOS의 Layout
(1) Design 룰에 의해서 그린 CMOS Layout
(2) DRC ERROR
(3) DRC ERROR 수정 후
(4) ERC ERROR
(5) ERC ERROR 해결 후
(6) SPICE 시뮬레이션
Ⅳ. 3BIT MUX의 설계
1. NAND의 설계
(1) NAND게이트의 이해
(2) CMOS NAND2의 Layout 설계
2. MUX Layout
(1) Multiplexer 정의
(2) Multiplexer 원리
(3) 1 BIT MUX의 설계
(4) 3 BIT MUX의 설계
Ⅴ. 4BIT FULL ADDER의 설계
1. 설계 알고리즘
2. 설계 과정
(1) XOR 의 설계
(2) AND 설계
(3) Carry 연산 설계
(4) Full-Adder 설계
3. 4-bit Full Adder
Ⅵ. 결론

본문내용

Ⅰ. 서론

초기 반도체 소자에 비해 현대 반도체의 크기는 수십 배 이상 작아졌다. 그 과정에서 발생하는 short channel effect 등의 문제를 해결하는데 연구가 집중되고 있다. 또한 DRAM과 SRAM등의 소자의 좋은 특성을 넘어서는 신개발이 이루어지고 있는 시점에서 MY CAD TOOL을 이용하여 소자 내부구조부터 설계를 해보고 여러 셀들의 결합으로 이루어지는 게이트구조의 논리회로를 설계해 본다.
우선 CAD를 이용하여 NMOS와 PMOS의 결합인 CMOS를 설계한다. p-type body부터 n-well, n-plus, p-plus 등의 세부구조를 직접 구성하여 배치하는 과정에서 소자의 크기를 최대한 작게 할 수 있는 방법을 연구한다. 그리고 소자 scaling에서 발생하는 다양한 effect들을 같은 크기의 schematic으로 그려서 결과를 그래프를 그려서 시간의 딜레이 등을 통해 분석한다. CMOS의 Layout 으로는 제대로 설계가 되어 있는지의 DRC에러 체크와 ERC에러 체크를 수행한다. 그래서 올바르게 각 구조가 배치되어 있는지 알아본다. 이 구조를 schematic으로 그려서 PMOS와 NMOS의 크기를 설계한 대로 설정하고 결과확인하면서 반도체 width등의 변화에 대해 시간적 delay가 발생하는 것을 확인한다. 이 방법을 이용하여 연구의 각 과정을 수행을 평가한다.(여기서 DRC는 각 구조간의 적절한 간격으로 떨어져 있는 지를 확인하는 과정이고, ERC는 전기적 흐름이 올바르게 되는지 확인하는 과정이다.) 이 CMOS의 설계가 끝난 후에는 이 구조를 활용한 NAND게이트를 설계해보고 MUX의 설계로까지 이어져 최종적으로 리플CARRY가 있는 4BIT FULL ADDER의 논리구조를 설계한다.
학부 반도체 수업과 논리회로 시간에 배웠던 이론을 활용하여 직접 설계해 보고 변형해 보면서 또 다른 새로운 구조의 설계까지 이어지는 과정을 수행해 보고, simulation을 이용하기 때문에 간접적으로 반도체의 소자의 내부동작 및 설계의 변형으로 바뀌는 과정을 그래프의 output을 통해 확인해 본다.

참고 자료

[1] Modern VLSI Design - System on chip design third ed. ; Wayne Wolf, Prentice Hall, 2002
[2]Introduction to Digital Systems ; Milos Ercegovac, Tomas lang, Jaime H.moreno, 1999
[3] CMOS VLSI Design ; Weste, Addison Wesley, 2006