레치업

목차

(1) 소자 절연
(2) 애피택시층
(3) 퇴보된 우물.(retrogade Wells)

본문내용

Latch up 현상에 대해 알아보기 전에 간단히 CMOS 에 대해 알아보면, COMS는 증가형 pMOS와 nMOS로 구성된다. 높은 입력전압에서 nMOS는 ON, pMOS는 OFF 상태이며 낮은 입력전압에서는 nMOS는 OFF, pMOS는 ON이다. 즉 CMOS는 ON,OFF상태를 변화시킬 때에 전력을 소비한다. Latch-up은 고전류, 저전압 상태로 주로 4층pnpn 구조에서 발생한다. SCR동작은 기생 pnp 와 npn 트랜지스터들의 상호작용으로 일어나는데, CMOS IC에 기생 CMOS 동작에서 두 기생 BJT tr들은 차단상태이지만, 몇가지 이유로 애벌런치 항복이 p-well 과 n기판 접합부에서 일어나 두 bjt tr들은 포화상태로 구동될 수 있다. 이것을 레치업 이라고 부른다. 조금 더 자세히 설명하자면, CMOS에서 N-well 과 P-well이 조합되며 기판들은 pnpn 구조를 가지게 된다. Gate, Drain Source만 동작해야 하지만 모든 반도체 소자에는 기생 커새피터와 저항이 존재한다.

참고 자료

Michael Quirk저. 최성재옮김 반도체 소자 공정 기술. Pearson (2016.1.20.),11장, 17장
정항근저, 집적회로 설계를 위한 반도체 소자 및 공정, 홍릉과학출판사 6장 기생소자
네이버 블로그 “레치업” http://blog.naver.com/10joanne23/220015903235
(2017.4.10.)
위키피디아 “Latch up” https://en.wikipedia.org/wiki/Latch-up (2017.4.10.)