VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) Half Adder,Full Adder (HA,FA) Layout Simulation 결과 보고서
- 최초 등록일
- 2015.09.30
- 최종 저작일
- 2015.04
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소개글
2015년도 VLSI 설계 및 프로젝트 실습 과목의 Half Adder, Full Adder Layout Simulation 결과 보고서입니다.
매 보고서마다 정말 많은 시간을 들여 작성했습니다.
목차
1. 실험목표
2. 실험과정
3. 회로 설계 방법
4. Half Adder, Full Adder Layout
5. NETLIST 작성 및 추출
6. HSPICE 시뮬레이션 결과
7. 시뮬레이션 결과 비교
8. 고찰
본문내용
1. 실험목표
이번 실험의 목표는 Magic Tool을 이용하여 Half Adder와 Full Adder의 Layout을 그려보고 Layout에서 기생소자를 추출하여 기생소자를 포함한 NETLIST와 직접 작성한 NETLIST를 HSPICE로 시뮬레이션하여 그 결과를 비교하는 것이다.
2. 실험과정
이번 실험은 크게 아래와 같은 단계로 진행되었다.
① 회로 설계 (NETLIST 직접 작성)
② HSPICE로 시뮬레이션
③ Magic tool을 이용한 Layout 생성
④ Layout을 추출하여 기생 소자 추출
⑤ Layout을 추출하여 얻은 NETLIST를 HSPICE로 시뮬레이션
⑥ 두 시뮬레이션의 결과 비교
3. 회로 설계 방법
이번 실험에서는 총 3가지의 회로를 설계한다.
각각의 회로를 설계하는 방법에는 여러가지 방법이 있지만, 그 중에 하나를 택해서 Layout을 작성할 것이다.
@1. Half Adder의 설계방법
Half Adder는 두 개의 입력 신호를 받아 두 개의 출력 신호 Sum과 Carry를 출력하는 논리 회로이다. 여기서 Sum의 논리식은 XY, 즉 X와 Y를 XOR게이트의 입력으로 넣었을 때의 출력과 같으며, Carry의 논리식은 XY, X와 Y를 AND게이트의 입력으로 넣었을 때의 출력과 같다.
따라서 Half Adder는 아래와 같은 회로로 나타낼 수 있다.
<중략>
7. 시뮬레이션 결과 비교
이번 실험에서는 Full Adder와 Half Adder를 설계하고 시뮬레이션하였다.
손으로 작성한 NETLIST와 Layout에서 추출한 NETLIST를 시뮬레이션하여 Full Adder와 Half Adder를 각각 2번씩 시뮬레이션을 하였다.
Half Adder와 Full Adder 모두 input의 가능한 조합들을 모두 확인하였으며, 진리표에서 확인한대로 동작하는 것을 확인할 수 있었다.
하지만, Half Adder에서 X와 Y가 동시에 1에서 0로 변할 때에, 잘못된 결과값이 짧은 시간 나타나는 것을 확인할 수 있었고, 이것은 Full Adder에서도 동일하게 확인할 수 있었다.
참고 자료
없음