4-Phase clock 발생기 결과보고서

목차

1. <그림 10-2>처럼 회로를 꾸미고, 클럭입력(CLK)에 구형파를 인가하라. 오실로스코프를 플립플롭 출력 QA에 동기시키고 채널 A로 QA를 관찰하라. QA와 QB를 비교하여 클럭에 대한 각 출력파를 그려라.
2. 비고 및 고찰

본문내용

결과 해석
실험1번에서는 4상 클럭회로를 구성하고, 회로에서 QA, QB의 출력파형을 관찰하였다.
위의 시뮬레이션 결과를 통해 설명하자면 QA와 QB가 High가 한번씩 출력될 동안 Q1,Q2,Q3,Q4도 한번씩 출력되는 되는 것이다. 먼저 0ns~80ns 구간을 보면, QA가 High로 출력된구간 10ns~20ns에서 Y1이 출력되었고, QA, QB가 High로 출력된구간 30ns~40ns에서 Y3가 출력되었다. 그리고 QB가 High로 출력된구간 50ns~60ns에서는 Y2가 출력되었다. 마지막으로 QA와 QB가 Low로 출력된 70ns~80ns 구간에서는 Y0가 출력되었다.

<중 략>

이번 실험은 4-phase clock 발생기에 대해 알아보는 실험이었다. 처음에 회로를 구성하고 실험1에 나와있는 Qa, Qb값을 측정하였다. 그런데 처음에 같은 위상으로 실험값이 나왔다. 역시 회로를 다시 살펴보고 장비 이상유무를 점검했다. 프로브 상이나 브래드보드상에 문제는 없었던 것 같았다. 함수발생기는 기계 다루는게 좀 서툴러서 제대로 알지 못했는데 다시 꼼꼼히 살펴보았더니 확실이 제대로된 입력을 넣어주지 못해 문제가 발생한 것을 알고나서 다시 재측정해보니 결과가 제대로 나오는 것을 확인할 수 있었다. 실험에 대하여 분석해보면 <실험1>과 <실험2>에서는 4상클럭을 알아보는 실험이었는데, 이는 기존 디지털공학 시간에 이론적으로 배운 내용이다.

참고 자료

없음