[Flowrian] Arithmetic Logic Unit 회로의 Verilog 설계 및 시뮬레이션 검증

소개글

Arithmetic Logic Unit (ALU) 회로는 데이터 패스 (Datapath)의 일부로서 레지스터에
저장된 데이터를 선택하여 산술 혹은 논리 연산 등으로 데이터를 변형하는 역할을 수행한다.

본 문서에서 설계할 ALU의 구조는 아래 그림과 같다.

* 2개의 레지스터와 하나의 멀티플렉서, 연산을 수행하는 하나의 ALU 및
하나의 쉬프터 연산 모듈로 구성된다.
* 레지스터는 변수 값을 저장하는 역할하는데 중간에 계산된 값을 저장하거나
계산된 최종 값을 저장하는 역할을 한다.
* ALU 와 쉬프트 연산 모듈은 산술이나 논리 연산에 따라 데이터를 변형하는
역할을 담당한다.
* 멀티플렉서는 데이터가 전달되는 경로를 결정한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. Arithmetic Logic Unit 회로의 사양

2. 8 비트 레지스터 모듈의 Verilog 설계 및 검증

3. ALU 모듈의 Verilog 설계 및 검증

본문내용

ALU 회로는 연산 모듈, 멀티플렉서, 레지스터 등으로 구성되는데 레지스터만
별도의 모듈로 설계하고 나머지 모듈은 always 문장으로 설계한다.

reg8b : 8 비트 레지스터
alu8b : ALU 연산 회로

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

1. Arithmetic Logic Unit 회로의 사양
2. 8 비트 레지스터 모듈의 Verilog 설계 및 검증
3. ALU 모듈의 Verilog 설계 및 검증

참고 자료

없음

압축파일 내 파일목록

Alu_design_20111226.zip
Alu_v1_20111226.pdf