verilog를 이용한 부호있는 4bit 곱셈기(multiplier) 설계 및 분석

소개글

verilog HDL 언어를 이용하여 부호있는 4bit 곱셈기(multiplier)를 구현하였고, 그에 따른 파형 및 각각의 고찰까지 상세하게 적혀있습니다.

목차

1. verilog 코드

2. testbench

3. 파형분석

4. 하드웨어 디자인 및 state muchine

5. 고찰

본문내용

module signed_multiplier_4x4(clk, st, mcand, mplier, product, done);

input clk, st;
input [3:0] mcand; //4bit인 multiplicand
input [3:0] mplier; //4bit인 multiplier
output [6:0] product; // multiplicand와 multiplier의 곱으로 7bit의 결과값인 product
output done; //연산 완료 신호 done

reg [2:0] state;
reg [7:0] A;
reg [3:0] B; //multiplicand를 받는 4bit register
reg [4:0] addout; //4bit adder에서 덧셈 연산 후 나온 결과
reg [3:0] comout; //보수기에서 보수 연산 후 나온 결과
reg [3:0] ACC, ACC_M; //ACC : 4bit adder에서 계산된 결과를 저장, ACC_M : multiplier 저장
reg [1:0] k; //counter로 사용될 k
reg pneg;
reg MSB_mplier, MSB_mcand;

참고 자료

없음