1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 module은 2개의 sub-module인 add2로 구성되어 있고, 각 add2는 2개의 sub-module인..
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베릴로그를 이용하여 설계한 시계 입니다. ... 자료상세정보
http://piecepuzzler.wordpress.com/2010/11/08/verilog%eb%b2%a0%eb%a6%b4%eb%a1%9c%ea%b7%b8-%ec%
NET "in_CLK" LOC = P76; NET "out_En" LOC = P154; NET "out_RS" LOC = P156; NET "out_RW" LOC = P155; NET "out_DB[7]" LOC = P143; NET "out_DB[6]" LOC = P..
《 결과 보고서 》 조 제출일 학과/학년 학번 이름 실험1 ? 코드 ? 시뮬레이션 결과 ? Pin 입력 ? DE2 보드 사진 스위치 00 입력 스위치 01 입력 스위치 10 입력 스위치 11 입력 실험2 ? 코드 ▷ Full Adder 단일 코드 ▷ 앞에서 짰던 Hal..
《 실험18 예비 보고서 》 조 제출일 학과/학년 학번 이름 3) , , , 그리고 를 설명하고 시뮬레이션 결과를 제시하라. ? ? ? , ? 시뮬레이션 - 1분 4초 설정 - 1초 카운트 - 2초 카운트 - 3초 카운트 - 4초 카운트 - 5초 카운트 - 1초로 시간..
《 실험19 예비 보고서 》 조 제출일 학과/학년 학번 이름 1) 에서 빠진 코드를 채워라. ? 코드 2) , , , , 그리고 의 동작을 이해하고, Quartus Ⅱ을 이용하여 시뮬레이션하고, 각 모듈에 대한 심볼을 생성하라. ? ? 시뮬레이션 ? ? ? ? 시뮬레이..
《 실험17 예비 보고서 》 조 제출일 학과/학년 학번 이름 2) , , , , , , 그리고 을 설명하고 시뮬레이션 결과를 제시하라. ? ? ? ? ? ? ? ? 시뮬레이션 3) 에서 코드가 빠진 부분을 채워라. ? 《 실험17 결과 보고서 》 조 제출일 학과/학년 ..