(A+/이론/예상결과/고찰) 아주대 논리회로실험 예비보고서3
- 최초 등록일
- 2021.10.24
- 최종 저작일
- 2014.09
- 7페이지/
한컴오피스
- 가격 1,000원
* 본 문서(hwp)가 작성된 한글 프로그램 버전보다 낮은 한글 프로그램에서 열람할 경우 문서가 올바르게 표시되지 않을 수 있습니다.
이 경우에는 최신패치가 되어 있는 2010 이상 버전이나 한글뷰어에서 확인해 주시기 바랍니다.
소개글
"(A+/이론/예상결과/고찰) 아주대 논리회로실험 예비보고서3"에 대한 내용입니다.
목차
1. 실험목적
2. 실험이론
3. 실험부품
4. 실험과정 및 예상결과
5. 회로 결선도
본문내용
1) 실험목적
1. 가산기(Adder)와 감산기(Subtracter)의 의미와 원리를 안다.
2. Logic gate를 이용하여 반가산기, 전가산기, 반감산기, 전감산기를 구성할 수 있다.
3. 불 대수식과 드 모르간 법칙을 이용하여 다양한 회로를 고안할 수 있다.
2) 실험이론
- 논리 회로에서의 연산
: 디지털 컴퓨터들은 다양한 정보처리 작업을 수행한다. 그 때 여러 가지 산술 연산을 만나게 되는데, 그 중 가 장 기본적인 산술연산은 두 비트의 덧셈연산이다. 이러한 간단한 덧셈은 4가지 가능한 기본 연산들로 구성된다. 즉, 0+0=1, 0+1=1, 1+0=1, 1+1=10 이다. 처음 3개의 연산은 한 디지트로 된 합을 산출한다. 그런데 피가수 와 가수가 둘 다 1일 때 그 합은 2개의 디지트로 구성된다. 이 때, 두 디지트 중 앞의 디지트를 캐리(carry:자리 올림수)라 한다. 피가수와 가수가 여러 개의 디지트로 구성되어 있을 때 바로 전의 두 디지트의 합에 의해 생성 된 캐리는 현재의 두 디지트에 덧붙여져 3개의 디지트가 더해지게 된다. 이와 같이 세 비트의 덧셈을 집행하는 회로를 전가산기(Full adder, FA)라 하고, 캐리를 생각하지 않고 두 비트만을 더하는 회로를 반가산기(half adder, HA)라 한다. 그리고 우리는 2개의 반가산기를 사용하여 전가산기를 제작할 수 있다. 마찬가지로 두 비트 의 뺄셈을 집행하는 회로를 반감산기(Half subtracter, HS)라 하며, 버로우(borrow: 자리 내림수)를 고려한 뺄셈을 집행하는 회로를 전감산기(Full subtracter, FS)라고 한다.
참고 자료
John F. Wakerly.『DIGITAL DESIGN』4TH ED, PEARSON Education.
최기영.『실험3. 가산기와 감산기』, PPT file.
네이버 지식백과 전기용어사전
