디집적, 디지털집적회로설계 실습과제 13주차 인하대

목차

1. 구현
2. 고찰

본문내용

우선 그림1은 과제 주제인 D-FF를 사용한 4-bit RCA구현을 위해 작성한 D-FF의 layout이다. D-FF을 구현하는 방법에는 많은 구현방식이 있다. 그 중 이번 과제에서는 latch두개를 연결하는, 즉, NAND gate 8개와 inverter 2개를 사용해 구현하는 방법을 선택했다. 그림2는 작성한 Layout의 회로이다.
NAND gate에 각각 4개의 트랜지스터가 사용되고 inverter에 2개의 트랜지스터가 사용되므로 D-FF을 구현하는데 총 36개의 트랜지스터가 사용된다. 입력으로 데이터 값 D와 clock 신호 CLK가 필요하고 결과로 Q와 Qbar를 출력한다.
한가지 NAND gate만을 사용하여 구현할 수 있어 효율적이고 같은 구조가 반복된 형태이기 때문에 회로를 직관적으로 이해하며 layout을 작성하기가 편했다.
우선 NAND gate의 Transistor size부터 결정해보자.
그림3은 NAND gate 회로이다. 트랜지스터의 size를 결정하기 위해서는 이론강의에서 배웠듯이 pull up network와 pull down network의 Rising, Falling delay time을 동일하게 맞추어야 한다는 조건을 이용해야 한다.
pull up, down network의 가장 짧은 short path를 먼저 고려한다. NAND의 경우 VDD에서 out 까지는 1개의 트랜지스터를 지나는 것이 short path이고 out에서 GND까지 가장 짧은 path는 트랜지스터를 2개 통과하는 것이다. 따라서 Falling time 부터 계산 따라서 pull up network의 PMOS width와 pull down network의 NMOS width가 같도록 그렸다.
Inverter를 기준으로 layout시 트랜지스터의 width를 결정하기 때문에 pull down network에 1개의 NMOS만 존재하는 inverter의 NMOS 트랜지스터 width 8칸을 기준으로 한다.

참고 자료

없음