4 bit adder / 4:1 multiplexor / 2bit to 4bit decoder 설계과제 (verilog)

목차

1. 4bit adder
2. 4:1 multiplexor
3. 2x4 decoder

본문내용

1. 4bit adder
1-bit 전가산기를 설계하여 4개를 결합, 4bit 가산기를 만든다. 이 결합의 과정에서 벡터 변수를 사용하여 가산기의 입출력 수치를 관리할 수 있도록 설계하였다.

2. 4:1 multiplexor
multiplexor, 즉 MUX란 selection 신호에 따라 여러 입력 중 하나를 선택하여 출력하는 것이다. 이러한 MUX의 특성이 좀 더 잘 드러나게 시뮬레이션하기 위해 selection 신호 값을 결정할 때마다 다른 set data, 즉 입력된 신호의 값을 다르게 주었다.

3. 2x4 decoder
디코더는 복호기라고 한다. 즉, 부호화된 정보를 부호화 이전으로 되돌리는 것을 의미한다. 본 코드에서 설계된 디코더는 2개의 입력으로 2bit의 binary 수를 입력받아서, 2의 2승, 즉 4개의 출력회선의 번호가 binary값에 해당하는 번호에만 1을 출력하는 디코더이다.

참고 자료

없음