verilog 6주차 seq counter FSM 보고서

목차

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본문내용

1. 실습 이론

① Latch
출력이 클락이1일 때나 0일 때 들어오는 입력에 의해 결정되는 메모리 소자를 말한다. Level triggered 된다고 말한다.Positive D latch의 경우 clock이 1일 때는 출력이 입력을 따라가지만, 0일 때는 이전 값을 유지하게 된다.
② Flip Flop
신호가 클락의 에지(nega나 posi) 일 때만 감지되어 다음 상태를 결정하는 메모리 소자이다. D, SR, JK, T 등 여러 종류의 FF가 있다. Positive edge triggered D FF의 경우 rising edge일 때 D값을 출력이 따라가고 이외의 경우 다음 클락라이징에지까지 출력을 유지하게 된다.
③ Counter
2이상의 FF로 구성되어 매입력 펄스마다 미리 정해진 순서대로 상태가 변하는 레지스터를 말한다.쉽게 말해 n bit 카운터일 경우 0부터 2^n-1까지 순차적으로 나타내어지는 원순열이라고 생각하면 된다.
④ Moore Machine
출력이 현재 상태에만 dependant한 디지털 시스템을 말한다.다음 상태는 현재 상태와 입력 모두가 관여한다.
⑤ Mealy Machine
출력이 현재 상태와 입력 모두에 dependant한 디지털 시스템을 말한다.다음 상태는 현재 상태와 입력 모두로부터 영향을 받는다.

참고 자료

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