[디지털논리회로] StopWatch verilog로 설계하기

소개글

StopWatch Verilog HDL로 설계하기

목차

1. Verilog HDL 소스 및 주석
2. waveform 분석결과
3. 입력값(sw1,sw2)에 따른 모드 변화 상태의 FSM
4. 회로 구현상 각 module 간의 관계를 나타내는 블록 다이어그램
5. 토의 사항 및 분석

본문내용

1. Verilog HDL 소스 및 주석

module StopWatch
(led1, led2, led3, led4, led5, led6, startstop, reset, clock, led_second);

input startstop;//인풋 시작점
input reset;//리셋 버튼
input clock;//클럭

output [6:0] led1;//아웃풋 segment 처음 LED
output [6:0] led2;
output [6:0] led3;
output [6:0] led4;
output [6:0] led5;
output [6:0] led6;
output led_second;

reg [6:0] led1;// 7-sec에 대한 레지스터
reg [6:0] led2;
reg [6:0] led3;
reg [6:0] led4;
reg [6:0] led5;
reg [6:0] led6;

reg [3:0] sec_100;//카운터시 쓰는 레지스터 1/100초
reg [3:0] sec_10;//1/10초
reg [3:0] sec;//1초
reg [3:0] sec_60;//10초
reg [3:0] min;//1분
reg [3:0] min_60;//10분
reg led_second;//1초당 깜빡 깜빡.

always@(posedge clock) //깜빡깜빡.~~ 하게 만드는..
begin
led_second = clock*100;//reg led_second는.... 클럭 *100
end

참고 자료

없음