Ch10. 플립 플롭

소개글

제가 직접 책에 나와있는 실험을 시물레이션 과 결과예측까지
총정리 하였습니다.

목차

1. 목적

2. 이론

3. 사용기기 및 부품정보

4. 실험과정 및 결과예측

5. 참고자료

본문내용

1. 실험목적
(1) RS 플립 플롭의 기본 개념을 파악 하고 RS-Latch와의 차이점을 발견한다.
(2) D 플립 플롭의 기본 개념을 파악하고 D-Latch와의 차이점을 발견한다.
(3) JK 플립 플롭의 구성과 동작 특성 및 레이스 현상에서 나타나는 문제점을 파악한다.
(4) Master-Slave JK 플립 플롭의 구성과 동작 특성을 익힌다.

2. 이론
(1) RS-플립플롭
- 래치는 어떤 입력 레벨에 의해서 제어되는데 플립플롭은 클록입력이라고 부르는 트리거 신호에 의해서 제어된다. 플립플롭의 출력은 클록 입력이 0에서 1 또는 1에서 0으로 바뀔 때 동시에 상태를 바꿀 수 있다. 플립플롭은 주로 클록신호의 앞 가장자리 나 뒷 가장자리에서 트리거되므로 이들을 에지 트리거 플립플롭이라고 부르는 경우가 많다.
아래의 그림은 RS-플립플롭 회로를 나타내고 있다. 여기서 앞단에 2개의 NAND 게이트를 추가함으로써 S(Set), R(Reset) 및 (clock pulse)의 3가지 입력을 갖게 된다. 의 Gate 입력이 로직 1인 한 RS 래치의 동작과 같으나 플립플롭에서는 싱글 펄스, 즉 클록 입력이라고 불리는 트리거 신호의 천이에 의해서 제어된다. 이러한 점을 고려해 볼 때 래치와 플립플롭은 게이트 입력의 트리거 방식은 다르지만 진리표는 같아진다.
(2) D-플립 플롭
- D형 플립플롭도 RS형 플립플롭과 같이 클록 입력이라고 불리는 트리거 신호에 의해 제어된다. 만일 클록 신호가 0에서 1로 바뀔 때 D가 1이면 플립플롭이 세트되어 Q=1이 되고, D가 0이면 플립플롭이 리셋되어 Q=0이 된다. 따라서 DGUD 플립플롭은 쿨록 입력이 0에서 1로 바뀔 때 D입력의 상태를 저장하게 된다. D-플립플롭의 구성은 RS-플립플롭으로도 가능하고, JK-플립플롭으로도 그 구성이 가능하다. 이러한 D-플립플롭의 구성은 아래의 그림과 같다.

참고 자료

없음