디지털공학실험 플립플롭 예비보고서

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목차

1.목적
2.이론
(1) 기본 RS 플립플롭
(2) RS 플립플롭
(3) PR/CLR RS 플립플롭
(4) D 플립플롭
(5) T 플립플롭
(6) 주종 플립플롭
(7)JK플립플롭
3. 실험기
4. 실험 회로도
5. 실험절차

본문내용

1. 목적

순서논리회로의 기반이 되는 플립플롭(flip-flop)을 RS, D, T, JK, 주종(master-slave) 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고 전반적인 이해를 도모하도록 한다.

2. 이론

실험 1, 2, 3 에서는 기본논리게이트와 이를 이용한 조합논리회로에 관해서 살펴보았다. 이 실험에서는 입력 신호의 순서에 따라서 동작 및 출력이 달라지는 순서논리회로에 관해서 실험하고자 한다.
순서논리회로를 구성하는 기본소자는 플립플롭이다. 플립플롭은 쌍안정 멀티바이브레이터(bistable multivibrator) 를 일컫는 것으로 0과 1, 두 개의 안정된 상태를 출력으로 갖는다. 이 때 두 개의 출력은 항시 상반된 상태에 있으며, 한 쪽의 출력을 Q라 하면, 다른 한쪽의 출력은 가 된다. 플립플롭은 기억소자로 사용되며, 또한 주파수를 분할하거나 카운터(counter)를 제작하는 등에 널리 응용된다. 일반적으로 플립플롭은 그 입력회로의 구성에 따라서 RS플립플롭, D플립플롭, T플립플롭, JK플립플롭 등으로 구분된다.

2.1 기본 RS 플립플롭

가장 단순한 형태의 RS플립플롭은 단지 두 개의 NAND 게이트나 NOR 게이트로 구성할 수 있다. 그럼1(a) 와 (b) 에는 두 개의 NAND 게이트로 만든 기본 RS플립플롭의 회로와 표시기호가 주어져 있다. 입력은 각각 S와 R로 표기되고 출력은 각각 Q와 로 표기된다. 이 때 S와 R은 각각 Set과 Reset을 의미하며 이 회로에서 와 가 입력으로 사용된 것은 각각의 입력과 NAND 게이트 사이에 NOT 게이트가 하나씩 연결된 것으로 보면 된다.
만일 S=1, R=0 이면, Q와 는 앞의 상태와는 관계없이 항상 1과 0의 상태로 되고, S=0 ,R=1 이면 반대로 0과1의 상태로 된다. 또 만일 S와 R이 동시에 0이 되면 Q와 는 앞의 상태를 그대로 유지하게 된다. 그러나 만일 S와 R이 동시에 1이 되면 Q와 또한 동시에 1로 되기 때문에 플립플롭의 기본적인 성질에 위반되며, 따라서 이 경우는 RS플립플롭에서 불법으로 간주된다. 이 때 플립플롭을 구성하고 있는 두 소자 사이에 레이스 조건(race condition)이 발생하게 되어, 어떤 출력이 나올지 예상할 수 없게 된다. 그림 1(c)의 진리표에는 이와 같은 관계들이 정리되어 있다.(레이스 조건에 대해서는 예비보고사항의 (2)를 참조하기바람)

참고 자료

디지털 공학실험 -이병기 저-
네이버 이미지
http://blog.naver.com/kisssulran?Redirect=Log&logNo=130038581184
http://blog.naver.com/hurricane_07?Redirect=Log&logNo=140053960013