[전기전자]래치(Latch)실험 예비&결과보고서

소개글

래치(Latch)실험 예비&결과보고서 입니다.

목차

--예비
Ⅰ. 실험목적
Ⅱ. 기본이론
Ⅲ. 예비보고사항 작성
Ⅴ. 참고문헌
--결과
Ⅰ. 실험결과
Ⅱ. 결과분석 및 고찰
Ⅲ. 결과토의사항
Ⅴ. 참고문헌

본문내용

Ⅰ. 실험목적
1) S-R 래치의 동작을 이해한다.
2) 준위 구동형(level triggered) S-R 래치의 동작을 이해한다.
Ⅱ. 기본이론
1) S-R Latch
래치는 출력으로 1과 0의 두가지 값을 갖는다. Q와 ~Q가 항상 결과값으로 나와야 하기 때문에 하나가 1이면 다른 하나는 반드시 0이 되어야 한다.
게이트 구조와 진리표는 다음과 같다.
여기서 Q+는 시간이 지나 안정되는 Q값이다. 만일 S와 R이 동시에 1이되어 S`, R` 이 동시에 0이 되면 Q와 ~Q값은 같아져서 래치를 만족시키지 못한다. 따라서 입력이 허락되지 않는다.
2) 준위 구동형 S-R Latch
예비보고사항에서 자세히 작성하였다.
Ⅲ. 예비보고사항 작성
1) Verilog Code.
module SR_LATCH_nand(S, R, Q, QN); // module 설정
input S, R; // 입력이 될 SR을 선언한다.
output Q, QN; // 아웃풋은 역시 Q와 ~Q를 보고싶기에 이렇게 선언한다.
wire w1, w2;
not not1(w1, S);
not not2(w2, R); // S, R 의 not 결과를 w1, w2 에 각각 저장한다.
nand nand1(Q, w1, QN); // w1 과 ~Q 의 nand 결과를 Q 에 저장한다.
nand nand2(QN, w2, Q); // w2 와 Q 의 nand 결과를 ~Q 에 저장한다.

참고 자료

Fundamental of Logic Design, by Charles H. Roth, Jr.
HDL을 이용한 디지털 논리 실험, 이문기

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