[전기전자] Half / Full Adder 실험 예비&결과보고서

소개글

Half / Full Adder 실험 예비&결과보고서 입니다.

목차

--예비
Ⅰ. 실험목적
Ⅱ. 기본이론
Ⅲ. 예비보고사항 작성
Ⅴ. 참고문헌
--결과
Ⅰ. 실험결과
Ⅱ. 결과분석 및 고찰
Ⅲ. 결과토의사항

본문내용

Ⅰ. 실험목적
1) Half Adder와 Full Adder의 구성과 동작 원리를 이해한다.
2) Adder을 이용하여 간단한 논리회로를 직접 구성해 본다.
Ⅱ. 기본이론
1) Half Adder
Half Adder는 이진수의 두 입력 X와 Y에 대한 합(S)과 자리올림의 값(Cout)을 출력 값으로 구하는 회로로서 낮은 자리에서 올라오는 올림수는 고려하지 않고 단지 두 개의 이진수만을 가산한다. 진리표는 위와 같다. 논리식은 아래와 같다.
2) Full Adder
실제 이진수의 가산은 두 수 외에 낮은 자리에서 올라온 올림수도 가산해야 하므로 Half Adder만으로는 연산기능을 구현하기에 부족하다. Full Adder는 두 개의 이진수와 낮은 자리에서 발생한 올림수(Cin)까지 고려하여 입력 세 개의 합과 올림수(Cout)를 구하는 논리회로이다. Full Adder의 진리표는 표 6-2의 진리표와 같다. 논리식은 카르노맵을 이용하여 쉽게 구할 수 있다.

참고 자료

Fundamental of Logic Design, by Charles H. Roth, Jr.
HDL을 이용한 디지털 논리 실험, 이문기

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