[컴퓨터 LOGIC]VHDL을 이용한 실습

소개글

우선은 전가산기 구현이 Signal방식과 Variable방식 이렇게 두가지로 되어있다.

Signal을이용한 Data-flow방식과 Process문으로 작성한 소스가 존재한다.

목차

1. signal a, b 이용, Dataflow, a와b는 3 downto 0 인 vector.
2. signal a, b 이용, Process문의 사용
3. 전가산기의 구현 vol.1 (by. signal)
4. 전가산기의 구현 vol.2 (by. variable)

본문내용

library ieee;
use ieee.std_logic_1164.all;

entity choi_adder is
port(a, b, ci :in bit;
sum, co :out bit);
end full_adder;

architecture data_flow of choi_adder is
signal x,y,z:bit;
begin
x<= a xor b;
y<= x and ci;
z<= a and b;
sum <= x xor ci;
co <= y or z;
end data_flow;
=>전가산기 구현

참고 자료

없음