나노반도체실험 A+

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목차

1. 실험과정
2. 실험내용
3. 실험결과 및 분석

본문내용

본 실험은 IGZO TFT 를 제작하는 공정으로 크게 Gate via patterning, IGZO Deposition 및 patterning, Source/Drain Electrodes patterning 으로 3 개로 나눌 수 있다.
Ⅰ. Gate via pattening
TFT 에서 gate 전극으로 사용할 si 를 측정에서 contact 할 수 있도록 만드는 과정이다.
(1) Wafer cleaning
기판에 존재하는 유기물, 불순물, 금속이온 등을 제거한다.
① 2cm*2cm 의 2(200nm)/p++Si 기판을 테프론 고정장치에 로딩한다.
② 아세톤이 담긴 비커에 담가 sonicator 에 10 분동안 세척을 실시한다.
③ 이소프로필알코올(IPA)이 담긴 비커로 옮겨 담아 sonicator 에 다시 10 분동안 세척을 실시한다.
④ 기판을 하나씩 꺼내어 질소로 앞뒤면을 완전히 건조한다.
⑤ 기판을 산소플라즈마 장비를 사용하여 1 분동안 잔류 유기물을 제거하고 표면의 반응성을 향상하여 PR 과의 접착성을 높인다.

(2) Photolithography: Gate via patterning
Gate via patterning 을 위해 먼저 PR 을 원하는 패턴으로 만들어야 한다.
① Sample 을 150℃의 핫플레이트에서 1 분간 bake 후 식힌다. (Dehydration bake)
② Sample 을 spin coater 를 사용하여 Positive PR(AZ GZR-601 14cp)을 wafer 의 2/3 이 덮이도록 떨어뜨려 spin coating 을 한다.
③ 90℃의 핫플레이트에서 1 분간 soft bake 를 한다.
④ Aligner 로 옮긴 후 포토마스크와 기판을 알맞은 위치로 맞춘 후, 모니터에 회절 무늬가 나타날 때까지 마스크와 기판을 최대한 가까이 붙여 회절무늬를 확인 후 노광(exposure)을 한다.
⑤ 110℃ 핫플레이트에서 PEB(Post Exposure Bake)를 한다.

참고 자료

없음