[예비보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)

소개글

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목차

1. 실습 목적

2. 실습 준비물

3. 설계실습 계획서
1) 6-3-1 위상제어루프의 용도
2) 6-3-2 Datasheet
3) 6-3-3 위상검출기
4) 6-3-4 위상제어루프 설계
5) 6-3-5 VCO의 Gain
6) 6-3-6 위상제어루프의 Loop Filter

본문내용

6-1. 실습 목적

위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.

6-2. 실습 준비물

부품
저항 100Ω, 1/2W , 5% : 3개
저항 1kΩ, 1/2W , 5% : 2개
저항 5.1kΩ, 1/2W , 5% : 1개
저항 10kΩ, 1/2W , 5% : 2개
저항 20kΩ, 1/2W , 5% : 3개
커패시터 10nF, ceramic disk : 1개
커패시터 100nF, ceramic disk : 2개
커패시터 1uF : 2개
Op amp UA741 : 3개
Inverter74HC04 : 1개
Inverter 74HC04 : 1개
BJT 2N3904 : 1개

사용장비
오실로스코프 (Oscilloscope) : 1대
브레드보드 (Bread board) : 1개
파워서플라이 (Power supply) : 1대
함수발생기 (Function generator) : 1대
점퍼선 : 다수

6-3. 설계실습 계획서

6-3-1 위상제어루프의 용도
이론부의 위상 제어 루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.

Ans.
위상 제어루프(PLL)는 전압제어 발진기의 출력 위상을 입력 신호의 위상과 비교하여 입출력의 위상 차이를 이용하여 전압제어 발진기를 제어하는 피드백 시스템이라고 할 수 있다. PLL의 경우 위상 검출기, 루프 필터, 가변 발진기 이 3가지로 구성되어 있다. 통신 분야에서 폭 넓 게 사용된다.

참고 자료

없음