가산기, 감산기 예비보고서

소개글

가산기, 감산기 예비보고서입니다.
- 기초이론
- 실험절차
- Psim simulation을 통해 예상결과(실험절차 검증) 도출

목차

1. 실험목적

2. 기초 이론
1) 가산기
2) 감산기

3. 실험 절차

4. 예상 결과

본문내용

1. 실험 목적
op-amp 회로의 기본 동작 원리를 이론적으로 해석하고, 기본 회로의 동작을 이해한다. 이를 바탕으로 실험 회로를 꾸미고 실험 결과를 통해 이론에서 해석했던 내용을 확인한다.

2. 기초 이론
연산 증폭기는 고 이득 전압증폭기이다. 연산 증폭기는 두 개의 입력단자와 한 개의 출력단 자를 갖는다. 연산증폭기는 두 입력단자 전압간의 차이를 증폭하는 차동증폭기로 되어있다. 연산증폭기를 사용하여 사칙연산이 가능한 회로 구성을 할 수 있으므로, 연산자의 의미에서 연산증폭기라고 부른다. 연산증폭기를 사용하여서 미분기 및 적분기를 구현할 수 있다. 연산 증폭기는 일반적으로 +Vcc 및 –Vcc의 두 개의 전원이 필요하다. 물론 단일 전원만을 요구하 는 연산증폭기 역시 상용화되어 있다. 신호 증폭을 위한 주 증폭기의 종류로는 전압증폭기와 전류증폭기가 있지만 여기서는 전압증폭기만을 취급한다. 전자소자의 동작 특성을 쉽게 이해 하기 위한 한 방법은 전자소자를 이상적이라고 가정하는 것이다. 물론 이상적인 것은 실제적 인 것과는 항상 차이가 나기 마련이지만, 이상적인 경우의 동작특성을 이해하는 것은 매우 중 요하다. 왜냐하면 이상적 가정 하에서는 모든 것이 단순해지기 때문이다. 그리고 이상적 동작 특성은 실제적인 전자소자가 무엇을 궁극적인 목표로 하는가를 알려 주기 때문이다. 다음 조 건을 만족하는 연산증폭기를 이상적인 연산증폭기라고 부른다.
1) 전압이득 = 무한대
2) 대역폭은 (0 ~ 무한대)
3) 2개의 입력 단자 중 임의의 한 단자와 접지 사이의 입력임피던스는 무한대
4) 입력전류는 0
5) 출력임피던스는 0
6) 전류는 얼마든지 크게 할 수 있다.
피드백 회로가 연결되어 있는 경우 이상적인 연산증폭기의 입력단자간의 전압은 영(zero)이 되며 이는 단락을 의미한다. 그러나 이 단락현상을 물리적인 실제적 단락이 아니기에 이를 가상접지라고 한다. 연산증폭기의 입력저항은 무한대이므로 입력단자로 전류가 유입될 수 없다.

참고 자료

없음