[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(결과) / 2021년도(대면) / A+

소개글

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-04 Combinational Logic 1 (Arithmetic Logic and Comparator) 결과레포트입니다. (최종 A+)

simul만 진행한 19~20년도와 달리 ★대면★으로 진행했기에 각 실험 별 아래 5가지 내용 모두 포함되어 있습니다.
1. Souce code
2. Testbench code
3. UCF file (핀 할당)
4. Simulation 결과 사진
5. 장비 동작 사진

목차

1. Introduction
2. Materials and Methods
3. Result
4. Discussion
5. Conclusion
6. Reference

본문내용

4. Discussion
- 실험(2)에서 full adder를 구현하기 위해서 half adder 모듈 u0, u1를 사용하였다. 또한 testbench에서는 a, b, cin의 경우에는 initial 블록에서 값을 받으므로 reg로 선언해주었다. 시뮬레이션을 위한 파형을 생성할 때에는 for 구문을 사용하여 원활하게 시뮬레이션 되도록 디자인하였다.
- Behavioral modeling은 회로의 동작을 서술하는 구현 방법이기 때문에, Comparator와 같은 캐리나 빌림수가 필요 없는 회로의 경우에는 입력 비트 수를 손쉽게 늘리거나 줄일 수 있어 논리 회로의 설계에 유리하다.
- 본 실험(1)~(4) 모두 Boolean Algebra와 관련 있는 실험이다. 실험에서 사용되는 Gate들을 모두 간단한 논리연산의 수식으로 나타낼 수 있고, 실제로 실험 결과와 Boolean Algebra로 간략화한 식의 결과가 같음을 확인할 수 있다.
- Button SW는 누르고 있을 때가 1, 그렇지 않을 때가 0이며 Bus SW는 위로 올린게 1, 아래로 내린게 0을 나타낸다.
- 입출력 포트 설정을 위해 *.ucf 파일을 생성한 후, 직접 포트를 할당해주는 과정에서 Schematic에서 설정한 포트의 이름을 같게 해 주어야 하고, 대소문자까지 꼭 확인하여 할당하여야 제대로 된 동작을 한다.
- 조합논리회로의 설계에서 이미 설계했던 회로를 모듈화하여 이용할 때에는 ucf 포트 설정의 중복에 유의하여야 한다.

5. Conclusion
- Verilog HDL 언어를 여러 가지 방법론을 통해 Combinational Logic을 설계할 수 있다. 또한 Module instantiation을 이용한 Structural modeling 방법을 사용할 수 있으며, 조합회로를 always 구문 안에서 behavioral 모델링으로 디자인 하는 방법이 사용가능하다.

참고 자료

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
정보통신기술용어해설 Binary Negative Number Representation, Signed Magnitude, Sign and Magnitude, Two's Complement, One's Complement
김영진(2007). Hierarchical Modeling Concepts.