JFET 보고서

소개글

JFET 보고서

목차

1) 14.9장 JFET의 V-I 특성곡선 · · · · · · · · · · · · · · · · · · · · 2

2) 14.10장 CS(COMMON-SOURCE) JFET 증폭기 · · · · · · · · · 5
가. SELF-BIAS (BYPASS CAPACITOR(無)) · · · · · · · · · · · 5
나. SELF-BIAS (BYPASS CAPACITOR(有)) · · · · · · · · · · · 8
다. 전압분배 바이어스 (BYPASS CAPACITOR(無)) · · · · · 11
라. 전압분배 바이어스 (BYPASS CAPACITOR(有)) · · · · · 13

본문내용

14.9장 JFET의 V-I 특성곡선

1. 회로의 구성

n-channel JFET-depletion 타입의 J2N3819에 게이트와 드레인을 통해서 직류전압원을 인가해여 특성곡선을 작성한다.

[그림.1.1]

2. 회로의 해석
VD의 전압을 0V에서 15V까지 0.25V씩 선형적으로 증가시키면서 VG의 전압을 0V에서 –3.5V까지 –0.5V씩 선형적으로 감소시키는 회로를 구성하면 VGS가 음의 값으로 증가할수록 채널폭 감소로 인해 ID가 감소한다. VGS가 증가할 때 VP보다 작은 VDS값에서 일정 전류가 시작되는 핀치-오프에 도달한다.

3. ID-VDS 시뮬레이션 조건

1) DC SWEEP해석을 이용하여 주 PRIMARY SWEEP은 VD의 전압을 0V에서 15V까지 0.25V씩 선형적으로 증가시키게 설정한다.

[그림.1.2]

2) DC SWEEP해석을 이용하여 보조 SECONDARY SWEEP은 VG의 전압을 0V에서 –3.5V까지 –0.5씩 감소시키게 설정한다.

<중 략>

14.10장 CS(COMMON-SOURCE) JFET 증폭기
가. SELF-BIAS (BYPASS CAPACITOR(無))

1. 회로의 구성
JFET를 사용한 SELF-BIAS 증폭회로로서 직류, 교류 전압원을 이용하여 입력전압과 출력전압의 증폭비를 나타낸 회로이다.
[그림.2.1]

2. 회로의 해석

1) BYPASS CAPACITOR가 없는 SELF-BIAS에서 입력과 출력의 파형값을 측정하려고 한다.
일단 입력파형의 값은 R4저항과 R3저항을 이용하여 구한다. 값은 0.955mV가 나온다.

2) JFET(J2N3819) 모델에서의 VGS(off), IDSS값을 구하기 위해 앞서 실험했던 ID-VGS그래프를
보면 값을 알 수 있다. (그래프적 해석)
[그림.2.2]
X절편 : , Y절편 :
또한 그래프적으로 Q점(VGS, ID)를 구할 수 있다.
ID = 0일 때 VGS = -ID X Rs = 0V
ID = 12mA일 때 VGS = -ID X Rs = -12mA X 500Ω = -6V
따라서 각 점 (0, 0), (-6, 12)를 잇는 직선을 그으면 교차점이 Q점이다.

참고 자료

없음