디집적, 디지털집적회로설계 실습과제 12주차 인하대
- 최초 등록일
- 2021.08.31
- 최종 저작일
- 2021.01
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소개글
"디집적, 디지털집적회로설계 실습과제 12주차 인하대"에 대한 내용입니다.
목차
1. Static CMOS Full Adder Layout, HSPICE Simulation
2. Subcell을 이용한 Full Adder Layout, HSPICE Simulation
3. 2가지 방법으로 작성한 Full Adder 비교 분석
4. 고찰
본문내용
1. Static CMOS Full Adder Layout, HSPICE Simulation
그림1은 기본 gate를 사용하지 않고 트랜지스터 레벨에서 Static CMOS Full Adder layout을 구현한 것이다. 논리 구현부에 총 12개의 PMOS와 12개의 NMOS가 사용되었고 입력 sum과 cout를 위한 inverter 2개에 4개의 트랜지스터가 사용되어 총 28개의 트랜지스터로 구성되어 있다.
트랜지스터 레벨 회로를 살펴보면, 과제의 조건대로 mobility의 비율 μ_n/μ_p =2를 만족하도록 transistor의 size를 결정했다. 우선 출력 carry cout을 결정하는 회로단부터 살펴보자.
그림2는 cout을 결정하는 회로이다. 트랜지스터의 size를 결정하기 위해서는 pull up network와 pull down network의 Rising, Falling delay time을 동일하게 맞추어야 한다는 조건을 이용해야한다.
pull up, down network의 가장 짧은 short path를 먼저 고려한다. 그림2의 경우 VDD에서 out, out에서 GND까지 모든 경우의 수에 대해 가장 짧은 path는 트랜지스터를 2개 통과하는 것으로 같다.
2. Subcell을 이용한 Full Adder Layout, HSPICE Simulation
그림14는 기본 gate인 NAND gate의 Subcell을 사용하여 Full Adder를 구현한 것이다. 그림15의 NAND를 사용한 Full Adder 회로를 보고 작성했다.
NAND gate에 4개의 트랜지스터가 사용되고 총 9개의 NAND gate가 사용되므로 도합 36개의 트랜지스터가 사용되었다.
Layout에 총 9개의 NAND gate가 그려져 있는데 그림 15의 gate에 적은 번호를 기준으로 왼쪽에서부터 012346578 순서로 작성했다.
참고 자료
없음
