디집적, 디지털집적회로설계 실습과제 4주차 인하대

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목차

1. NAND GATE(Layout 과정)
2. Layout 결과 및 분석
3. AND GATE(Layout 과정)
4. Layout 결과 및 분석
5. 고찰

본문내용

1. NAND GATE(Layout 과정)

NMOS 2개를 직렬 연결하여 구성한다. 따라서 각NMOS의 source와 drain이 같은 노드에 연결되어 있으므로 ndc 3개를 나란히 배치하여 source와 drain 한쪽을 동시에 한 노드로 설정했다. 가장 좌측이 source, 가장 우측이 drain이며 가운데는 같은 노드에 연결된 source와 drain이다. Pull up network는 PMOS 2개를 병렬 연결하여 구성하게 되고 각 PMOS의 drain이 같은 노드에 연결되어 있으므로 공유 drain으로 구성했다. VDD가 연결되는 양 끝이 source이며 output으로 연결되는 가운데부분이 drain이다.
Inverter의 경우처럼 pdc와 ndc의 w비율이 2:1이 아닌 2:2로 되어있다. 우선 CMOS 회로에서 load capacitor가 충전되고 방전되는 시간이 같아야 하므로 NMOS와 PMOS의 저항이 동일해야 한다. 이를 식으로 표현하면 다음과 같다. R_p=R_n→ 1/(β_p (V_DD-V_|tp| ))=1/(β_n (V_DD-V_|tn| ))

< 중 략 >

2. Layout 결과 및 분석

그림 3은 최종적으로 완료된 NAND GATE의 Layout이다. 각 부분 별로 살펴보자.
1번(pdc)과 2(ndc)번은 PMOS와 NMOS에서 source와 drain의 역할을 한다고 볼 수 있다. Pull up network는 PMOS 2개를 병렬 연결하여 PMOS의 drain이 같은 노드에 연결되어 있으므로 drain을 하나의 단자로 공유했고 pull down network는 NMOS 2개를 직렬 연결하여 각 NMOS의 source와 drain을 마찬가지로 하나의 단자로 공유했다.
3번(p-diff), 4번(n-diff)는 각 트랜지스터의 diffusion 영역을 나타내며 p-diff는 n-well에, n-diff는 p-sub에 포함되어야 한다.

참고 자료

없음