금오공대 아날로그회로응용설계 - 위상 고정 루프(회로 설계) 레포트

목차

1. PLL의 Behavioral Simulation
2. PLL의 상용 칩을 이용한 Simulation

본문내용

1. OrCAD의 ABM(Analog Behavioral Modeling)을 이용한 PLL의 Simulation
1) VCONT, FIN, FOUT을 monitor 하면서 PLL이 phase lock 하는 것을 확인하시오.
이 경우 VCONT의 파형을 통해 PPL이 critical damping의 과도 응답을 가짐을 확인하시오.
: 위의 회로도를 통해 PSpice를 분석한 결과 다음과 같이 시뮬레이션 결과를 통해 VCONT, FIN, FOUT에 해당하는 노드를 측정함으로써 입력 신호의 주파수와 피드백 주파수의 파형의 모습이 일치함을 통해 PLL이 phase lock 한다는 것을 확인할 수 있습니다. 또한, 하단의 FIN(빨간색)과, FOUT(파란색)의 파형이 안정화되며 같아지는 모습을 통해 PLL이 Lock된 것을 알 수 있습니다.
마지막으로, 시뮬레이션을 통해 VCONT(초록색)의 파형이 조금 하강 후 상승되며 안정된 모습을 보여줌을 확인할 수 있습니다. 이를 통해 PLL이 critical dmaping의 과도 응답을 가진다는 사실도 확인 가능합니다.

2) fc(FIN의 주파수)가 5kHz와 1kHz인 경우, PLL의 과도 응답이 critical damping이 되기 위한 KVCO의
값을 결정하시오. 이 경우 시뮬레이션의 결과(VCONT, FIN, FOUT)를 확인하시오.

VCONT(초록색), FIN(빨강색), FOUT(파란색)
: fc(FIN의 주파수)가 5kHz인 경우, KVCO의 값은 이며, 시뮬레이션 된 VCONT의 파형을 통해 현재 critical damping인 상태를 확인할 수 있고, 시뮬레이션된 FIN과 FOUT의 파형을 통해 현재 PLL이 Lock 된 것을 확인할 수 있다.

VCONT(초록색), FIN(빨강색), FOUT(파란색)

참고 자료

없음