디지털 논리회로 실험 10주차 Counter 예비보고서

소개글

"디지털 논리회로 실험 10주차 Counter 예비보고서"에 대한 내용입니다.

목차

1. 실험 목적
2. 실험 이론
3. 실험 준비
4. 실험 기기 및 부품
5. 주의 사항
6. 실험 과정 및 예상하는 이론적인 실험 결과
7. 참고 문헌

본문내용

1. 실험 목적
동기식(synchronous), 비동기식(asynchronous) 카운터(counter)에 대하여 공부한다.

2. 실험 이론
지금까지 다루었던 논리회로들은 입력의 조건에 따라서 출력이 결정되는 “조합 논리회로”들이었다. 그러나, 실제로 디지털 논리 회로를 적용하게 되면 시간에 따라 움직이는 조건을 고려하지 않을 수 없게 된다. 예를 들면, 입력의 조건이 그림 11-1과 같이 단일 조건(0 또는 1)이 아니라 시간에 따라 여러 개의 디지털 펄스가 계속해서 들어오는 경우에 이것을 어떻게 처리할 것인가를 생각해 보자.

그림 11-1 클럭펄스가 인가될 경우

그림 11-1의 경우에는 입력 펄스의 개수가 몇 개가 들어 왔는가에 따라서 출력을 결정하는 것이 중요할 것이다. 다시 말하면 입력 정보량을 “기억”하고 있다가 출력을 어떻게 내보내는가를 설계하는 것이 중요하다는 것이다. 여기서 “기억”한다는 것은 입력정보(클럭 펄스의 개수)를 저장한다는 것과 같은 말이므로, 앞에서 다룬 플립플롭의 중요한 성질인 “현상태 유지” 특성을 적절히 이용하면 된다. 즉, “입력 펄스의 개수를 기억해서 저장, 숫자를 세는 것”(count)이 중요하게 되는데, 이러한 기능을 가진 디지털 회로를 카운터 회로 라고 말한다.

(1) 비동기식 업 카운터
그림 11-3와 같은 JK-플립플롭 회로를 생각해 보자. JK-플립플롭의 JK 단자를 +5V로 하면 T-플립플롭으로 동작한다. 그림 11-4은 CK, QA, QB를 오실로 스코프로 표시한 예이다. 그림에서 입력신호 CK와 출력 QA, QB를 유심히 비교해 보면, QA는 CK 주파수의 1/2배, QB는 1/4배가 되는 것을 알 수 있다. 이것은 T-플립플롭의 특성상 입력 펄스를 1/2배씩 나누는 특징이 있기 때문이다. 이제 CK, QA, QB의 논리 상태를 그림 11-4처럼 “0”, "1"로 바꾸어서 진리표를 만들면 표. 1-1과 같이 생각할 수 있다.

참고 자료

https://m.blog.naver.com/PostView.nhn?blogId=detoride&logNo=140106312419&proxyReferer=https%3A%2F%2Fwww.google.com%2F
http://www.chungpaemt.co.kr/ebook/AReS_EO_HTML/HTMLContents/part14/experiment14_3_ko.html