시립대 전전설2 Velilog 예비리포트 7주차

목차

1. 실험 목적

2. 배경 이론

3. 실험 장비

4. 실험 과제
(1) Moore Machine
(2) Mealy Machine
(3) Vending Machine
(4) 8-bit up counter with a synchrounous reset
(5) Mealy Machine for the Serial I/O code converter
(6) 74LS193A counter

5. 참고 문헌

본문내용

1. 실험 목적
이번 실험은 저번 시간에 이어 순차회로 (Sequential Logic Design) 를 설계해 보는 실험이고 그 중에서도 순차회로의 상태를 변화시키는 방법 중 하나인 Finite State Machine을 설계해 보는 실험이다. FSM중 Moore Machine, Mealy Machine을 설계해보고 그를 이용해 Counter, Converter 등을 설계해 보는 것이 이번 실험의 목적이다.

2. 배경 이론
(1) Moore Machine / Mealy Machine
외부 입력과 시스템 클럭에 의해 State(상태) 가 바뀌게 되고, State에 의존되어 출력값이 결정되는 것을 State Machine라고 한다. State의 종류에는 Moore Machine과 Mealy Machine이 있다. 이 두가지의 Machine을 비교해보면 다음과 같다.

<중 략>

(2) UpCounter
업 카운터(UpCounter) = 계수기에 의해서 카운터 수를 증가해가는 회로 (NAVER 지식백과)
UpCounter란 위의 사전적 의미에서도 알 수 있듯이 수를 1씩 더해서 세주는 회로를 말한다. 가령 0000에서 시작했다면 클럭이 한 주기 진행될 때 마다 0001, 0010, 0011,… 과 같이 증가하게 된다.그리고 끝까지 Counting을 한 후에는 다시 처음으로 돌아가서 Count를 하게 된다.

참고 자료

전전설 교안