시립대 전전설2 Velilog 결과리포트 6주차
- 최초 등록일
- 2021.12.11
- 최종 저작일
- 2019.12
- 14페이지/
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목차
1. 실험 목적
2. 배경 이론
1) NAND Gate를 이용한 LATCH
2) NOR Gate를 이용한 LATCH
3) S-R FlipFlop
4) J-K FlipFlop
5) D FlipFlop
6) 데이터 전송 회로 (병렬 데이터 전송)
7) Serial-Input/Parallel-Output Resistor
8) Serial-Input/Parallel-Output BCD to Excess-3 code Converter
3. 결과
1) 직렬입력 / 병렬출력 회로
4. 결론 및 고찰
본문내용
1. 실험 목적
이번 실험은 저번시간에 했던 과는 다른 Sequential Logic Design (순차 조합회로) 를 설계해보는 실험이다. 순차 조합 회로 중에서도 LATCH, D FlipFlop, J-K FlipFlop, S-R FlipFlop 등의 지식을 이용해서 데이터 전송회로, 직렬입력/병렬출력 회로를 설계해보고 이를 이용해서 Serial-Input/Parallel-Output BCD to Excess-3 code Converter를 설계해 볼 것이다. 저번주에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다.
2. 배경 이론
(1) NAND Gate를 이용한 LATCH
2개의 NAND게이트로 구성된 래치로써 Reset값에 따라 Q가 결정된다. Reset값이 1이면 Q도 1이되고 Q가 1이면 그에 따라 Q’는 그와 반대되는 값인 0이 나온다. Reset값이 0이면 Q의 값이 0으로 초기화되는 negedge 회로이다. S-R 래치는 메모리 기능이 있으므로, 입력이 없더라도 출력은 이전의 값을 기억한다. 따라서 Reset, Set값이 둘다 1이면 이전의 값을 기억해서 이전 값과 같은 값을 출력한다.
참고 자료
없음
