6장 가산기와 ALU 그리고 조합논리회로 응용 예비

목차

1. 실험목적
2. 이론
3. 예비보고
4. 실험

본문내용

1. 실험목적
가. 반가산기와 전가산기의 원리를 이해한다.
나. 반가산기와 전가산기의 설계를 통해 조합논리회로의 설계방법을 공부한다.
다. 상용 ALU(산술논리 연산장치)의 기능을 이해한다.
라. 상용화된 4비트 ALU를 이용하야 두 수의 가감산을 실험함으로써 ALU의 동작과 응용을 확인한다.

2. 이론
가. 반가산기(Half Adder)
1비트의 이진수로 표시된 두 수를 합하여 그 결과를 출력하는 가산기를 반가산기라고 한다. 이때 두 개의 수 A, B를 합해서 나온 합(Sum)과 자리올림(Carry)이 발생한다.

위의 진리표를 만족하는 논리식은 다음과 같다.
S = AB' + A'B = (A + B)(A' + B') = A + B / C = AB
이 논리식을 회로로 표현하면 그림 6-1(a)와 같이 되고, 그림 6-1(b)는 이 가산기의 기호를 나타내고 있다.

나. 전가산기(Full Adder)
두 개의 이진수와 아래 자리에서 발생한 자리올림수를 더해주는 회로를 전가산기라 한다. 즉, 3개의 입력과 2개의 출력을 가지고 있으며 진리표는 표 6-2와 같다.

앞의 진리표를 만족하는 논리식은 다음과 같다.
S = A + B + Ci / C = Ci(A + B) + AB

이 논리식을 회로로 표현하면 그림 6-2(a)와 같고, 그림 6-2(b)는 전가산기의 기호이다.

전가산기를 반가산기 2개와 OR게이트로 구성하면 그림 6-3과 같다.

다. 산술논리 연산장치
1) 산술논리 연산장치
ALU는 사칙연산을 비롯하여 여러 가지 산술 및 논리연산 기능을 하나의 MSI내에서 이루어지도록 한 소자이다.4비트 ALU인 74X181은 24개의 단자를 가지고 있으며 그 핀 배열구조는 그림 6-4와 같다.

74X181 선택적으로 Active-High, 혹은 Active-Low로 사용할 수 있다.Active-High와Active-Low를 선택하는 별도의 제어 단자는 필요하지 않으며, 입력과 출력에 해당되는 Active신호를 이용하면 된다.

참고 자료

없음