(완전 세세한 정리, 끝판왕) 시립대 전전설2 4주차 Lab04 예비 레포트 Combinational Logic 1

소개글

각 실험마다 아래의 내용이 포함되어 있습니다.
1) 교안에서 요구하는 문법으로 설계한 코드
2) 테스트벤치
3) 시뮬레이션
4) 핀 넘버

각각의 내용이 모두 포함되어 있어서 혼자서 시뮬레이션을 진행하실때 편리하실겁니다.

***해당 교안과 동일한지 비교하실 수 있도록 각 목차에 해당하는 자세한 내용들을 작성해놓았습니다. 참고하시길 바랍니다.

목차

1. 실험 목적

2. 배경 이론
(1) always 구문과 initial 구문의 차이점
(2) 테스트벤치 구문에서 20ns 주기로 1과 0을 토글링 하는 신호를 생성하는 코드
(3) 2’s complement (2진 보수) 방식으로 -8 ~ 7 의 정수를 4비트로 표현하는 방식
(4) Module instantiation에서 포트의 순서에 의한 매핑과 이름에 의한 매핑
(5) In-Lab 실습 1 ~ 3 과제에서 수행할 코드를 작성하고 Synthesize – XST 단계까지 수행

3. 실험 장치

4. 실험 방법
(1) One bit 반가산기
1) Behavioral Level modeling 이용한Half_adder
2) Half_adder test bench
3) Half_adder simulation
4) Half_adder pin
(2) One bit 전가산기
1)1비트 반가산기의 module instantiation
2) Behavioral level modeling(if 문 사용)
(3) Four-bit 가산기
1) Behavioral level modeling: if 문 사용
2) Behavioral level modeling: assign 문 한 개만 사용 (always, if 등 사용 안함)
(4) Four-bit Comparator
1) A와 B의 쌍이 8가지 이상 포함되는 테스트벤치로 시뮬레이션

5. 예상 결과

본문내용

1. 실험 목적
본 실험에서는 Verilog HDL언어를 사용하여 Combinational Logic을 설계 및 실험한다.

2. 배경 이론
•always 구문과 initial 구문의 차이점
-always: 시뮬레이션 하는 동안 계속 동작한다.

< 중 략 >

전가산기를 예로 들어 Module instantiation에서 순서에 의한 포트연결과 이름에 의한 포트연결을 살펴보고자 한다.
▶포트의 순서에 의한 매핑
Half_adder U0 ( .a(x), .b(y), .s(s1), .c(c1));
첫번째 반가산기의 입력은 x, y이고 출력은 s1, c1이다. 이를 각각 연결해준 것이다.
Half_adder U1 ( .a(z), .b(s1), .s(s), .c(c2));
두번째 반가산기의 입력은 s1, z이고 출력은 s, c2이다. 이를 각각 연결해준 것이다.

▶이름에 의한 매핑
Half_adder U0 (x, y, temp_s1, temp_c2 );
Half_adder U1 (s1, z, s, temp_c2 );

•In-Lab 실습 1 ~ 3 과제에서 수행할 코드를 작성하고 Synthesize – XST 단계까지 수행하시오.
실험방법 참조

3. 실험 장치
Xilinx ISE 프로그램, HBE-Combo Ⅱ-DLD, 노트북

4. 실험 방법
(1) One bit 반가산기
1) if 문을 사용하는 Behavioral Level modeling

참고 자료

https://hizino.tistory.com/entry/verilog-%EB%AA%A8%EB%93%88%EA%B0%80%EC%A0%B8%EC%98%A4%EA%B8%B0 모듈인스턴스
http://blog.naver.com/PostView.nhn?blogId=herbbread&logNo=220521592447&categoryNo=7&parentCategoryNo=0&viewDate=&currentPage=1&postListTopCurrentPage=1&from=postView 2의 보수