서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

소개글

"서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)"에 대한 내용입니다.

목차

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. Materials(Equipments, Devices) of this Lab
나. Materials(Equipments, Devices) of this Lab

3. Results of this Lab (실험 결과)
가. Results of Lab 1.
나. Results of Lab 2.
다. Results of Lab 3.
라. Results of Lab 4.
바. Results of Lab 5.
사. Results of Lab 6.

4. Discussion (토론)
가. Check agreement between the hypothesis and the result
나. Data analysis
다. Suggestions

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
나. Studies from this Lab

6. Reference (참고문헌)

본문내용

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
이번 실험에서는 verilog HDL 언어의 기본 사용법을 익힌다. 또한, 디지털 논리를 설계하는 여러가지 방법론인 bit operators, Gate Primitive, Behavioral modeling을 이용한 설계 방법을 학습한다.
마지막으로 설계한 로직을 시뮬레이션하기 위한 테스트 벤치 작성방법을 익힌다.

<중 략>

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
이번 실험은 lab02에서 회로도를 활용하여 구현을 하였던 몇가지 문제들을 verilog를 활용하여 다른 방식으로 회로의 구현이 가능함을 확인하는 실험이었다.
실험을 통해 두가지 방식의 차이가 없음을 확인하였다.

나. Studies from this Lab
이전 실험 lab02에서는 하나의 회로를 만들면 그 회로를 패키징 하여 이 회로가 반복적으로 활용되는 새로운 회로에서 이 회로를 소자로써 활용이 가능함을 볼 수 있었다.

참고 자료

Difference Between Verilog and VHDL
http://www.differencebetween.net/technology/difference-between-verilog-and-vhdl/
wire과 reg의 차이
https://blog.naver.com/ins_soul80/20035251929
http://aboutmadlife.blogspot.com/2015/01/verilog-blocking-non-blocking.html(non -blocking)
https://www.youtube.com/watch?v=kwgvU2MIq1I (blocking and Nonblocing Assignment)