VHDL실습 디지털 시계

소개글

‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하여 이를 Top-Down구조로 연결하여 설계했다.
디지털 시계를 구현하기 위해 필요한 회로인
1초 생성기, 60진 카운터, 12진 카운터, FND디코더등을 설계한 후 최종적으로
디지털 시계를 설계하여 동작을 확인한다.

목차

1.서론

2.실습내용
(1).2X1 MUX
(2) 1초 생성기
(3) 60진 카운터
(4) 12진 카운터
(5) FNd decoder
(6) VHDL을 이용한 Top-design 설계

본문내용

1.서론
‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하여 이를 Top-Down구조로 연결하여 설계해 보았다.
우선, 디지털시계를 설계하기 위해서는 다음의 회로들을 설계해야 한다.
① 2x1 MUX
② 1초 생성기  시계에서 1초씩 흘러가는 것을 나타내기 위해 설계해야 한다.
③ 60진 카운터  초와 분을 나타낼 때 60sec ,min 단위로 흘러가기 때문에 60진
카운터가 필요하다.
④ 12진 카운터  시를 나타낼 때 12hr 단위로 흘러가기 때문에 12진 카운터가 필요하다.
⑤ FND 디코더  보드 상에 시각을 fnd로 표현하기 위해 설계해야 한다.

그런데, ①번의 2x1 MUX 에서도 디지털시계를 설계할 때와 같은 방식으로 component문을 사용하여 구조화 하여야 한다. 2x1 mux에는 and gate2개와 or gate1개, not게이트가 필요하므로 계층적으로 구조화 하여 설계한다. 그럼 위 과정의 순서대로 디지털시계를 설계하는 것을 적어보려 한다.

2.실습내용
2x1 MUX
프로젝트를 새로 생성할 때, 평소에는 다음과 같은 창에서 그냥 넘어 갔지만 지금은 component문을 사용한 구조화를 해야 하기 때문에 미리 만들어놓은 and gate, or gate, not gate의 vhd파일을 추가해준다.
다음과 같이 Hierarchy에 mux_2x1_component로 추가한 and gate와 not gate, or gate가 들어온 것을 확인할 수 있다.
Top design은 다음과 같이 설계하였다.
port의 SEL은 RUN모드와 SET모드를 설정하기 위해 선언해 주었다. SEL=0이면 RUN모드이고 RUN모드에서는 정상적으로 시간이 흘러간다. SEL=1이면 SET모드가 되는데 SET모드에서는 시간을 설정할 수 있도록 해준다.
17번째 줄부터 36번째 줄 까지 component를 이용하여 구조화한 것이다.

참고 자료

없음