결과 Latch & Flip-Flop

소개글

2013년도 2학기 논리회로 실험 입니다.
소스 참고 없이 직접 작성한 보고서 입니다.

실험 결과 분석을 되도록 자세히 설명 하려고 했으며
또한 최종 실험 고찰을 쓸 때 많은 신경을 썼습니다.

2013-2학기 실험 반 전체 1등 보고서입니다.

목차

1. 실험2. D latch with enable(Gate 이용)
2. 실험3. D Flip-Flop(IC 이용)
3. 실험4. J-K latch with enable(Gate 이용)
4. 실험5. J-K Flip-Flop(IC 이용)
5. [ 고찰 및 분석 ]

본문내용

: JK-latch 회로를 구성하고 C에 High가 인가 되어있을 때 J, K 값에 따른 출력 Q(t)를 살펴보았다. J=Low, K=High값을 넣어 주었을 때 Low(reset)을 나타내고 그 반대인 J=High, K=Low를 넣어 주었을 때 High(set)를 나타내는 정상적인 동작을 확인 할 수 있었다. 다만 C가 High인 상태에서 J와 K에 모두 High를 넣어주었을 때 출력 Q(t) = set인 것으로 측정이 되었다. 하지만 사진으로 첨부하지 못하였지만 Q'에서도 set의 상태를 확인할 수 있었다. Q와 Q'은 서로 반대상태를 나타내야 하지만 그렇지 않았다.

C에 입력이 가해졌을 때 J, K 입력에 대해 출력이 Q, Q'로 즉시 반영되는 Latch회로의 특성을 바탕으로 측정 오류를 생각 보았다. Q의 파형을 오실로스코프를 통하여 살펴보면 0V와 5V사이를 진동한다. C가 항상 High값을 가지기 때문에 입력에 의한 출력이 바로 반영되어 나오는 것이다. 때문에 Q와 Q‘모두 서로 반대로 On/Off가 이루어지는 작동을 하지만 그 진동이 매우 빨라 출력 Q, Q'에서 항상 On이 되어있는 것으로 보여 진다고 생각된다.

참고 자료

없음