설계2_예비보고서

소개글

설계2_예비보고서

목차

1. 목적
2. 이론
3. 소자
4. 과제
5. 과정

본문내용

1. 목적
CMOS OP Amp 회로를 설계하고 phase margin을 구한다.
2. 이론
Two-Stage CMOS Op Amp
Q8과 Q5로 구성된 전류 미러는 입력단인 Q1과 Q2로 구성된 차동 쌍에 바이어스 전류를 공급하는데 Q5의 W/L비는 입력단 바이어스 전류를 공급할 수 있도록 설계되어있다. 두 번째 단은 Q6으로 구성되어 있는데 이것은 전류원 트랜지스터 Q7이 능동 부하로 연결된 공통 소스 증폭기이다. 커패시터 Cc는 두 번째 단의 부궤한 경로에 삽입되어 Q6에 이미 존재하는 밀러효과를 극대화 하여 연산 증폭기에 주파수 특성이 좋아지게 한다.(dominant pole을 낮춘다)
이 회로는 출력 저항이 Q6과 Q7의 값의 병력형태 즉 로 주어지는데 이는 상당히 높은 값으로 이 회로는 상당히 큰 출력저항을 갖는다.
첫째단의 전압이득 , 둘째단의 전압이득
3. 소자

4. 과제
그림 12-2의 회로를 참고하여 two-stage CMOS op amp를 설계하고 SPICE 시뮬레이션 하시오. 이 때, 전원 전압은 VDD=-VSS=±7.5V로 설정하고, 각 transistor의 |Vt|=1V, k=0.5mA/V, l=1/50V로 고려한다. 또한, DC gain은 1000V/V로 한다. 설계한 회로의 모든 소자 크기를 표시하고, 회로도와 시뮬레이션 결과, discussion을 첨부하시오.
5. 과정
1) DC operation
- Setup:
a) 전원 전압 = ± 7.5 V, R1=220kΩ, R2=∞, C2=0pF으로 설정한다.
b) Positive input (A) 를 GND에 연결하고, negative input (B)를 output (F)에 연결한다.
c) C1=0.1uF 커패시터를 output (F) 과 GND 사이에 연결한다.
Measurement:
a) 입력이 없을 때, node F 와 node E를 oscilloscope를 이용하여 측정해 보고 증폭 단이 안정적(stable)으로 동작하는지 검증하시오.
b) Node A ~ G 의 DC 바이어스 전압을 측정하시오.

참고 자료

없음