vhdl과 fpga kit을 이용한 디지털 계산기 설계

소개글

성균관대학교 논리회로설계실험 09년 1학기 수업입니다.
매년 공통된 과제를 설계합니다. A+ 받은 자료입니다.
레포트 안에 기본 레포트 및 소스 코드까지 들어있습니다.

목차

1. Purpose
2. Problem Statement
3. Sources & Results
<소스 중간 과정> - FPGA킷과 연계
< Results wave >
< 실험에 대한 고찰 >

본문내용

1. Purpose
Xilinx 소프트웨어를 이용하여 계산기의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 계산기능을 수행하는지 여부를 확인한다.

2. Problem Statement
① Describe what is the problem.
4비트 덧/뺄셈기를 설계하여 직접 임의 값을 입력하여 계산을 하여 값이 LCD에 표시하는지 확인한다. 덧셈과 뺄셈은 unsigned로 하며, 연산을 위한 숫자 두 개는 dip 스위치를 이용해서 설정하고 push 스위치를 통해서 각각 입력해야 한다. 연산자는 두 개의 다른 push 스위치를 이용해서 입력한다. 계산 시 overflow는 고려하지 않는다.

② Describe how do you solve the problem.
Xilinx Pace 메뉴를 사용하여 주어진 pin을 매칭시키고, Configure Device메뉴를 이용하여 FPGA킷에 프로그래밍 할 bit파일을 생성하게 된다. 강의안 및 교수님께서 올려주신 소스파일을 참고하여 설정을 한 후, 마지막 화면에서 Program Succeeded창이 뜨면 동작이 검증된 것이다.

3. Sources & Results
<소스 중간 과정> - FPGA킷과 연계

* 다른 부분은 집에서 해보니 cable check 오류메시지가 떠서 캡쳐 하지 못하였습니다.

<빨간색 표기부분은 본 레포트 각 소스파일 하단부의 주석 부분임을 명시한다.>
<lcd_test.vhd의 소스>
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity LCD_test is
port ( FPGA_RSTB : IN std_logic;
FPGA_CLK : IN std_logic;
LCD_A : OUT std_logic_vector (1 downto 0);
LCD_EN : OUT std_logic;
LCD_D : OUT std_logic_vector (7 downto 0); …… ①
data_out : in std_logic;
addr : in std_logic_vector(4 downto 0);
data : in std_logic_vector(7 downto 0);
w_enable : out std_logic );
end LCD_test;

참고 자료

없음