공통 소스 트랜지스터증폭기 결과레포트

소개글

실험값 피스파이스 포함

목차

◈실험결과(20. 공통 소오스 트랜지스터 증폭기)
◉ 실험 고찰.

본문내용

◉ 실험 고찰.
이번 실험은 FET 공통 소스 증폭기(자기 바이어스)에서 입,출력 저항, 전압이득을 구해보았다. 앞 실험 BJT와 마찬가지로 소신호 해석이므로 입출력단의 커패시터는 단락되고 DC전압원은 그라운드되어 회로에 영향을 미치지 않는다. 예비 레포트의 FET의 등가회로를 살펴보면 입력단은 오픈이고 (트랜스컨덕턴스)를 사용하여 전압원을 나타냄을 알 수 있다. 이라는 것은 입력전압 대 출력전류의 비인데, 이로써 FET의 등가회로를 통하여 전압이득을 구하려면 반드시 을 먼저 구해야 함을 알 수 있다. 단계3),4)에서 빵판의 문제로 많은 어려움을 겪었다. 그리고 단계4)의 =100mV(rms)일 때 입력값이 실효치이므로 오실로스코프를 통하여 함수발생기 피크값을 조절한 뒤 사용했다. 그리하여 측정치인 Vi 또는 Vo 그리고 은 피크값과 실효치를 같이 측정, 표시 했다.

참고 자료

없음