vhdl 기본게이트 설계

소개글

1.2 기본게이트의 종류
1.2.1 And 회로
- 2개의 조건이 있을 때에 모든 조건을 만족해야 결과가 참이 되는 조건으로 논리 연산자는'·' 이다. 입력 A와 B 모두 1인 경우에만 출력 Q가 1이 된다. 대수식은 F=A·B또는 F=AB이다.

1.2.2 OR 회로
- 입력 A와 B중 적어도 한쪽이 1이면 출력 Q가 1이된다. 논리연산자는 '+'이다. 대수식은F=A+B 이다.

1.2.3 NOT 게이트

NOT 게이트 진리표
- 주어진 하나의 입력 조건에 대하여 출력이 반대(inverter)가 되도록 하는 회로로 논리 함수식에서'-'(bar)또는'`'(prime)로 표시한다. 입력 A가 1이면 출력 Q는 0, 입력A가 0이면 출력Q는 1이된다.

컴파일 실행환경

xillinx modelsim

참고 자료

없음