VHDL mux와 demux를 signal을 이용하여 연결한 소스 및 파형

소개글

먹스(멀티플렉서)와 디먹스(디멀티플렉서)를 시그널을 이용하여

연결한 코드소스입니다.

컴포넌트문을 사용하였습니다.

목차

1. signal, variable, Constant의 특징
2. Process구문안에서 Signal과 Variable의 차이점
3. 4-to-1 MUX와 1-to-4 Demux를 signal을 이용해서 두 회로를 연결

본문내용

1. signal, variable, Constant의 특징

1) signal

signal은 VHDL 합성시에 선(wire)으로 구현되며, 각 부품(component)의 연결에 사용되는 외적 변수이다. 객체에 값을 대입하기 위해서는 대입기호 `<=`를 사용하고, `<=`의 오른쪽에서 왼쪽으로 대입된다.

그리고 대입기호 `<=`는 값이 즉시 대입되는 것이 아니라 VHDL문에서 필요한 어떤 시점에서 대입된다. 예를 들면 임의의 process문 내에 대입기호 `<=`를 사용하였다면, 그 시점에서 값이 바로 대입되지 않고, end process를 만나야만 대입이 완료되어 값이 확정된다. signal의 초기화에서는 값을 즉시 대입하여야 하는데, 이 경우 `<=`를 사용하지 않고 `:=`를 사용한다.

signal로 선언하는 방법과 port로 선언하는 다음의 2가지 방법이 있다. signal의 선언위치를 알아보면 port signal인 경우 entity내에 port로 선언하는 경우가 있으며, 그 외 signal의 선언은 architecture와 begin 사이에 선언한다.

참고 자료

없음