[VLSI SOC]Sequence Detector 설계 및 검증

목차

1. Project Introduction
2. Detail description of Verilog Code
3. A datail process of simulation(Modelsim)
4. Verification through behavioral Simulaion

본문내용

1. Project Introduction
연속적으로 비트 단위로 입력되는 비트 스트림에서 감지되는 값이 “0100” 패턴과 동일한지 감지하고 같은 패턴을 발견했을 경우 FLAG로 1이 출력되게 하는 Detector를 설계한다.

1) Input/Output Definition
* INPUT
SEQ_IN : 연속적으로 들어오는 비트스트림을 의미한다.
CLK : Detector에 가해지는 Clock Cycle.
RST_N : RST_N=1일시 모든 조건이 초기화 되는 버튼을 의미.

*OUTPUT
FLAG : 동일한 패턴을 감지시 1을 출력하는 포트를 의미.

2) State Diagram.
Description : 처음 시작은 START에서이며, SEQ_IN 값이 달라짐에 따라 State가 달라지고, 최종 S4 State일 때 FLAG로 1이 출력된다.

참고 자료

없음