디지털시스템 verilog 로 16bit ALU구성 프로젝트

소개글

Verilog로 입력과출력이 16bit인 ALU 구성한 프로젝트과제입니다.
연산은 기본6개연산 (+,-,*,/,왼쪽쉬프트,오른쪽쉬프트)와 and연산, ==동등비교연산 여덟개로 구성되어있으며
alu 코딩소스와 테스트벤치소스 보고서로 구성되어있습니다

목차

1. ALU란?
2. ALU 설계
3. 소스 코드
4. 시뮬레이션 결과 파형 분석

본문내용

1. ALU란?
# ALU의 정의
ALU(산술논리연산장치, Arithmetic and Logical Unit)는 가감승제(+, -, ×, ÷)의 산술연산과 AND, OR, NOT 등의 논리연산을 수행하는 CPU 내부 구성 요소 중 하나이다. 산술논리연산장치는 CPU의 레지스터에서 데이터를 받아서 정해진 연산을 수행한 후에 결과를 다시 CPU 내부에 있는 레지스터에 저장한다.
# ALU의 구성 요소
- 산술 연산장치 : 산술 연산들(+, -, ×, ÷)을 수행
- 논리 연산장치 : 논리 연산들(AND, OR, XOR, NOT 등)을 수행
- 상태 레지스터 : 연산 결과의 상태를 나타내는 플래그(flag)

2. ALU 설계

# 설계 내용
연산에 사용되는 입력 데이터는 16비트인 a, b이고, 출력 값은 16비트인 r(result)과 Carry나 Borrow 발생 혹은 오류 발생을 알리는 1비트 c(carry)이다.
구현한 연산의 내용은 6개의 기본 연산인 덧셈, 뺄셈, 곱셈, 나눗셈, 오른쪽 Shift, 왼쪽 Shift와
2개의 조별 연산인 AND연산과 a==b연산이다

참고 자료

없음

압축파일 내 파일목록

9조보고서.docx
alu.v
alu_tb.v